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[原创] Verilog基本电路设计之二(时钟无缝切换)

回复 89# 马奎高


  有了两个时钟切换,自己举一反三,实现3个4个甚至更多时钟切换,不困难吧

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本帖最后由 马奎高 于 2017-11-13 16:00 编辑

回复 91# 杰克淡定


    嗯,我的意思是这个电路不在时钟低电平去切换是不是可能有问题,或者里面已经做了处理,那可能是你的门控单元里面是在时钟低电平切换的,如果直接assign我觉得可能有问题

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