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查看: 3700|回复: 5

[求助] dc综合时怎么对某个verilog文件中的内部信号施加约束

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发表于 2016-6-16 16:08:24 | 显示全部楼层 |阅读模式
20资产
这个信号不在端口上,是不是先用DC读入verilog文件,然后去模块中找到这个信号进行约束?有其他的方法吗?
还有设置false path时,如果有很多路径需要设置怎么办?难道要一条一条的找到这些路径,然后设置false path?

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第一个问题你应该问的更加具体一点。设计中一般只对端口input、output做约束,模块内部信号工具会自动检查时序,除非你对内部信号有exception的设置,比如false_path或者multicycle的设置,找到具体的内部信号就可以了。 第二个问题,对于信号名类似的,可以用“*”号符匹配,或者合理使用-from -through -to来简化。最后综合完成,工具会吐出SDC文件,里面会把你用“*”号匹配或者使用-from之类设置的所有路径一一列写出来,你需 ...
发表于 2016-6-16 16:08:25 | 显示全部楼层
第一个问题你应该问的更加具体一点。设计中一般只对端口input、output做约束,模块内部信号工具会自动检查时序,除非你对内部信号有exception的设置,比如false_path或者multicycle的设置,找到具体的内部信号就可以了。

第二个问题,对于信号名类似的,可以用“*”号符匹配,或者合理使用-from -through -to来简化。最后综合完成,工具会吐出SDC文件,里面会把你用“*”号匹配或者使用-from之类设置的所有路径一一列写出来,你需要逐条确认是否真的是想要的false_path,如果把不该设置的设上了,设计就会出错。
 楼主| 发表于 2016-6-17 08:03:24 | 显示全部楼层
回复 2# 杰克淡定


  找到具体的内部信号,怎么找?是不是用DC读入verilog文件,然后去相应的模块找到那个信号?还是先综合一遍,然后在综合后的网表中找到相应信号?
 楼主| 发表于 2016-6-17 08:05:01 | 显示全部楼层
回复 2# 杰克淡定


    是内部产生的一分频时钟信号,要对其进行约束。此信号不在端口上
发表于 2016-6-17 09:33:20 | 显示全部楼层
回复 4# 从这一刻信仰


   在RTL里在这个一分频时钟点上加上一个库里的buffer,设置dont_touch,这样RTL的信号定义点不会因为综合而改变路径和名称,就不需要等到综合之后再去网表里面找了。
发表于 2016-6-17 13:38:17 | 显示全部楼层
我觉得在综合的时候可以先分group_path  然后在对group_path操作
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