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FPGA性能优化服务

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发表于 2016-3-15 21:20:30 | 显示全部楼层 |阅读模式

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本帖最后由 laoniu710642 于 2016-3-15 23:27 编辑

同一个工程,不同的设计人员设计,功能都正确,但是时序性能、逻辑资源使用量完全不同。
通过FPGA代码的重新编写优化,可以同时增加时序性能、减少逻辑资源使用量,对于量产产品,可以降低FPGA规格从而降低成本。对于骨干网交换机等产品,FPGA的最高时序性能决定了系统性能。

优化后的代码可以超过FPGA的极限性能,例如Xilinx的V5器件-1等级,器件时序性能瓶颈在BlockRAM,优化后工程UCF约束到450MHz(这个等级的最大时序性能),如果UCF的时序约束增加到500MHz,可以正常布局布线产生配置文件,但是产生警告,器件内部元件的性能违背。



优化分时序优化和面积优化,从目前优化的项目来说,是可以同时时序优化和面积优化,时序优化和面积优化有一项改善达不到10%,算我无能,免费做,超过10%以后酌情收费。优化过ISE自带的IP核以及XAPP设计范例。


FPGA代码优化与具体应用无关,不管是软件无线电,图像处理,还是协议转换,都可以优化。绝非综合工具的 寄存器平衡、寄存器复制、优化策略可以比拟的。


FPGA性能,7分架构3分代码,编码心中无硬件,狂做千遍也枉然。985高校本硕,9年FPGA设计经验,专注FPGA优化设计。项目咨询联系:2586098273@qq.com
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