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[求助] 同步时钟与异步时钟

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发表于 2015-6-30 13:44:56 | 显示全部楼层 |阅读模式

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一直搞不清楚一个问题,假如锁相环产生20MHz和32MHz两个时钟信号,他们叫做同步时钟;为什么用两个晶振分别产生的20MHz和32MHz就是异步时钟呢?
发表于 2015-6-30 16:02:50 | 显示全部楼层
因为不同源
发表于 2015-6-30 16:38:33 | 显示全部楼层
因为PLL锁出来的时钟,是同相的,而两个晶振产生的时钟之间,是不同相的,而且不同频率,所以是异步时钟。
 楼主| 发表于 2015-6-30 16:52:32 | 显示全部楼层
回复 3# 且听风吟098


   谢谢,请问同相的意思是指初始相位一样吗?
发表于 2015-6-30 20:27:21 | 显示全部楼层
回复 1# yyb_seu

就算是同样的频率,但是信号初始相位不一致,也不是同步时钟,要同步就必须是频率和相位必须同步
发表于 2015-7-7 16:31:42 | 显示全部楼层
因为PLL锁出来的时钟,有相位补偿,能够保证初始相位一致。也可是设置固定的初始相位差
发表于 2015-7-7 17:47:24 | 显示全部楼层
同一個PLL 出來的時鐘, 其實內部是由同一個高速時鐘除出來的, 所以肯定是同步. 但兩顆晶振是兩個毫不關系的時鐘, 並且可能有準確性誤差, 絕不能說是同步
发表于 2017-9-6 14:20:15 | 显示全部楼层
我也没有搞清楚……我一直以为同源同频相位差为0的时钟才叫同步时钟
发表于 2017-9-10 12:35:49 | 显示全部楼层
Sync means clock A and Clock B can keep at fixed phase relationship. Async means clock A and clock B could have infinite phase relationship. So if clock A and clock B comes from same source as PLL. Clock A and Clock B would have fixed phase relationship. But if Clock A and Clock B comes from different Xtal. There would be  infinite possible phase relationship
发表于 2017-9-15 09:00:03 | 显示全部楼层
回复 9# jojofarmer


    如果时钟A和时钟B都来源于同一个PLL的输出,在PLL输出的位置两个时钟的相位是固定的,但经过不同的走线延迟,时钟相位就会发生变化,FPGA版本生成后,对于特定位置的触发器,时钟A和时钟B尽管发生了相位偏差,但FPGA知道两者的相位偏差值,所以时钟A和时钟B仍然是同步时钟,对吗?
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