超深亚微米工艺下的SRAM版图设计求助

lianlong · 发表于 2015-5-5 09:45:10

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本帖最后由 lianlong 于 2015-5-5 10:10 编辑

在研究关于SRAM版图cell设计的时候发现，90nm工艺下的SRAM中6管中4个双稳态锁存管的分布大致如下，上面两个为PMOS，下面两个为NMOS

图1 90nm SRAM版图元件大致分布

但是看到65nm工艺下的大致分布如下中间为两个PMOS，两边为两个NMOS，看到有45nm工艺的也大致如下图所示

图2 65nm SRAM版图元件大致分布

我想问一下这样设计的目的是为什么，是因为65nm下图中的版图设计方式面积最省吗？还是还有其他原因，考虑到其他因素
不知道关于SRAM版图的设计到应该在哪里求助？希望大神指点

andy_xfyj6688 · 发表于 2015-5-5 13:47:20

有和楼主一样的疑问，同问，有哪位大牛有Memory 版图方面的资料，谢谢！

legend03u8z · 发表于 2015-5-5 19:20:48

回复 1# lianlong

130nm以上一般使用'tall'型bitcell，面积更小，130nm以下考虑到光刻偏差，采用"fat"型bitcell，这样poly都是条状并且方向一致，良率高但面积稍微大一点。当然这些都是6T bitcell

lianlong · 发表于 2015-5-6 12:39:24

回复 3# legend03u8z

谢谢大神指点，那对于6T单元的常见版图布局就是以上两种吗？还是还有别的，他们各自的优缺点是什么？劳烦大神再指点，或者有相关资料也行

legend03u8z · 发表于 2015-5-6 17:43:26

回复 4# lianlong

一些公司提供自己的bitcell，但主流6T就这两种。

腹化风雪 · 发表于 2015-12-22 11:25:05

学习了！

alexis1390 · 发表于 2017-12-28 16:47:56

正好遇到一样的问题，学习了

ntuzxy · 发表于 2020-8-26 20:10:15

请问为什么SRAM的layout都没有画衬底和阱？

袁野1990 · 发表于 2020-10-29 23:06:25

很好的回答，感谢~

nanke · 发表于 2021-2-25 14:35:21

ntuzxy 发表于 2020-8-26 20:10
请问为什么SRAM的layout都没有画衬底和阱？

·同样疑惑中，SRAM 存储单元附近找不到衬底和阱打接触孔的。和一般的电路差异太大了。

[求助] 超深亚微米工艺下的SRAM版图设计求助