Basic source code verilog

studentclass78

UMULTIPLY3_RTL.V
UMULTIPLY2_RTL.V
UMULTIPLY1_RTL.V
UMULTIPLY_SIM.V
UMULTIPLY_BEH.V
UM_ROM.V
TEMPLATE.V
STATE_SIM.V
SSRAMCON_SIM.V
SSRAMCON_RTL.V
SSRAMCON_BEH.V
SRAMCON_SIM.V
SRAMCON_RTL.V
SRAMCON_BEH.V
SMULTIPLY3_RTL.V
SMULTIPLY2_RTL.V
SMULTIPLY1_RTL.V
SMULTIPLY_SIM.V
SMULTIPLY_BEH.V
SM_ROM.V
SHIFT_SIM.V
SHIFT_RTL.V
SHIFT_BEH.V
Sfifo_SIM.V
SFIFO_RTL.V
SFIFO_BEH.V
RAM_SIM.V
RAM.V
PLL_SIM.V
PLL_RTL.V
PLL_BEH.V
PAR_SIM.V
PAR.V
OPT.V
ONEHOT_RTL.V
NORACE.V
MOORE2_RTL.V
MOORE_RTL.V
MOORE_BEH.V
MONO2.V
MONO_SIM.V
MONO.V
MEALY_RTL.V
MEALY_BEH.V
LFSR2_RTL.V
LFSR2_BEH.V
LFSR_SIM.V
LFSR_RTL.V
LFSR_BEH.V
JK_SIM.V
JK_RTL.V
JK_BEH.V
HAMGEN.V
HAMDEC.V
HAM_SIM.V
FULLCASE2.V
FULLCASE1.V
FULLCASE.V
FPDRAMCON_RTL.V
FPDRAMCON_BEH.V
ENCRYPTATION.V
ENCR-RTL.V
ENCR_SIM.V
ENCR_RTL.V
ENCR_BEH.V
DUAL_SIM.V
DUAL.V
DRAMCON_SIM.V
DRAMCON_RTL.V
DRAMCON_BEH.V
CRC_SIM.V
CRC_RTL.V
CRC_BEH.V
CNT_SIM.V
CNT_RTL.V
CNT_BEH.V
CHECKSUM.V
CHECK_SIM.V
AFIFO_SIM.V
AFIFO_RTL.V
AFIFO_BEH.V
AFIFO.V
ADD_SIM.V
ADD_RTL.V
ADD_BEH.V

418478935

楼主简单介绍下吧

999

see see

刚叔家的小娘子

谢谢楼主

ashish

Its verilog code for book by
Bob Zeidman - Verilog Designer's Library-Prentice Hall (1999)