带隙基准中的运放设计

何平 · 发表于 2014-9-21 23:56:52

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带隙基准电路图如下，这个基准电压转电流后用在PLL系统中为各个模块提供偏置，其中运算放大器的带宽设计有什么要求呢？看过一篇论文上面说这个运放带宽没有多大要求，大概20M就可以了，我在想这个运放带宽会不会最终影响PLL的锁定时间？影响有多大？如果对带宽没要求，我最近在考虑可不可以把这个运放做成工作在亚阈值区的运放，带宽几M就够了，这样就可以做到极低功耗，请问有人这样做过吗？又或者工作在亚阈值区的运放稳定性怎么样？？Corner能过吗？？流片出来的成功率大不大？或者稳定度高不高？以前有看到帖子说亚阈值区拿到工程界去应用基本不行，只能做做论文，希望有大侠求证！谢谢！ eetop.cn_eetop_cn_二阶温度系数补偿的带隙基准.bmp

jamesccp · 发表于 2014-9-22 10:04:54

做AC仿真啊！！！

azeee · 发表于 2014-9-22 10:11:57

书上讲，如果是高速应用，而运放带宽未到要求，会导致整个系统建立时间增加。。CORNER能否过，仿真一下不就明白了。。印象流，有错误请指出。

victor0o0 · 发表于 2014-9-22 11:18:19

BG的运放又不在PLL环路里面

Johnson2011 · 发表于 2014-9-22 11:20:44

应用于BGR的EA，
增益有offset确定，如果不是chopper应用60dB够用；
GBW由psr确定；
BW由settling time确定；
亚阈值可以用，要看vov的设计量vov在-40mv~40mv内即亚阈值~饱和区之间的spice model拟合的不准，不建议用，vov<-50mV vov>50mV 仿真结果与测试差别不大