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查看: 1889|回复: 4

[原创] 【启芯工作室】【公开课】数字逻辑综合技术视频 03-1 Timing constraints

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发表于 2014-5-23 07:07:43 | 显示全部楼层 |阅读模式

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本课程主要介绍通过逻辑综合工具,将verilog RTL 代码转换成门级网表的方式,以满足设计的时序要求。学习本课程可以熟悉逻辑综合工具的使用。启芯SoC年度培训计划,可加入启芯QQ群:,了解详情。
发表于 2014-5-24 23:21:54 | 显示全部楼层
謝謝分享很棒的書
感恩
发表于 2014-5-24 23:28:49 | 显示全部楼层
謝謝分享很棒的書
感恩
 楼主| 发表于 2014-5-26 10:43:18 | 显示全部楼层
回复 3# mnkskimo

欢迎加入启芯,学习IC芯片设计技术!
 楼主| 发表于 2014-7-3 16:21:39 | 显示全部楼层
欢迎芯片设计爱好者加入启芯,共同学习,交流和进步!
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