【启芯工作室】【公开课】数字逻辑综合技术视频 02 简介

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本课程主要介绍通过逻辑综合工具，将verilog RTL 代码转换成门级网表的方式，以满足设计的时序要求。学习本课程可以熟悉逻辑综合工具的使用。启芯SoC年度培训计划，可加入启芯QQ群了解详情。

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johnli330

非常不错

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system verilog IEEE 2012版 新标准。SV 已经成为VLSI/SOC/ASIC芯片设计验证领域的主流语言！在美国和欧洲都在大规模使用，熟练掌握SV，对芯片设计验证工程师十分必要！欢迎加入启芯，共同学习，交流和进步。