回复 1# chanon
你好: 我是使用ISE 调用仿真工具modelsim10.1a和综合工具synplify Pro9.6,(对于XilinxFPGA而言)在同一个系统中,VHDL与Verilog可以进行混合编程,可以使用VHDL调用/例化Verilog,也可以使用Verilog调用/例化VHDL。底层VHDL Module:建立VHDL代码,Verilog Module:建立Verilog代码,顶层必须全部建立VHDL代码/或Verilog代码(这取决于preferred language),测试文件应该与相应代码一致,就可以进行混合仿真、实现。 因此VHDL与Verilog对于FPGA设计实现来讲,是统一的。学习任何一门语言即可,只要学得好就行。我个人认为,Verilog与VHDL相比,除了语法简单、代码短小外就没有什么优势了,而vhdl语法就比较严格了,代码显得有些冗长,但是ISE 可以自动生成Verilog/VHDL模板,调用/例化非常简单。 |