在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2438|回复: 5

VHDL与verilog的混仿

[复制链接]
发表于 2014-4-29 21:15:22 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
在用modelsim做verilog与Vhdl的混仿,VHDL总是出现一些莫名其妙的问题,请问一下各位,混仿有没有那些要注意的事情??
发表于 2015-3-5 23:22:24 | 显示全部楼层
求大神
发表于 2015-12-29 17:27:42 | 显示全部楼层
求大神!厉害
发表于 2016-4-2 12:19:01 | 显示全部楼层
回复 1# chanon

你好:

我是使用ISE 调用仿真工具modelsim10.1a和综合工具synplify Pro9.6,(对于XilinxFPGA而言)在同一个系统中,VHDLVerilog可以进行混合编程,可以使用VHDL调用/例化Verilog,也可以使用Verilog调用/例化VHDL。底层VHDL Module:建立VHDL代码,Verilog Module:建立Verilog代码,顶层必须全部建立VHDL代码/Verilog代码(这取决于preferred language),测试文件应该与相应代码一致,就可以进行混合仿真、实现。 因此VHDLVerilog对于FPGA设计实现来讲,是统一的。学习任何一门语言即可,只要学得好就行。我个人认为,VerilogVHDL相比,除了语法简单、代码短小外就没有什么优势了,而vhdl语法就比较严格了,代码显得有些冗长,但是ISE 可以自动生成Verilog/VHDL模板,调用/例化非常简单。

发表于 2017-6-30 22:51:30 | 显示全部楼层
求大神!厉害
发表于 2017-10-10 19:35:39 | 显示全部楼层
好东西,挺有意思,谢谢啦
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

关闭

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 17:15 , Processed in 0.022039 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表