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查看: 3979|回复: 5

[求助] 标准单元库verilog仿真模型

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belamy
发表于 2014-1-10 14:58:30 | 显示全部楼层 |阅读模式

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标准单元库verilog仿真模型
请问ncx生成的standard cell lib文件，用来生成标准单元的verilog仿真模型， 我用Library Compiler 的write_lib -format verilog命令转出来的verilog仿真库功能都没错，可是delay time都和lib文件里不同，不管什么cell，什么驱动能力，延时都是0.01
仿真模型

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my2817
发表于 2014-1-12 14:55:32 | 显示全部楼层
那是仿真模型，随便设置多少都可以，后端工具用LIB文件抽取sdf，然后反标注到仿真模型上（specify block），这就是后仿
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neufeifatonju
发表于 2014-1-13 09:18:45 | 显示全部楼层
学习了
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belamy
 楼主| 发表于 2014-1-20 18:14:12 | 显示全部楼层
回复 2# my2817


   问题是现在不想它是一个随便的值，需要这个仿真单元库里的延时参数是和lib里的参数对应的，不做后仿，仅仅是网表的功能仿真，想要用做lib是仿出来的那些cell delay
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xiaozh
发表于 2018-3-5 10:59:26 | 显示全部楼层
回复 4# belamy


请问你的问题解决了吗？如何在功能仿真时利用cell delay
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fangwang85
发表于 2023-10-9 11:20:18 | 显示全部楼层


belamy 发表于 2014-1-20 18:14
回复 2# my2817


请教下 这个可以解决吗？
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