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查看: 6087|回复: 6

[求助] 神马情况,输入信号怎么会被弄到IODELAY模块里过了一圈呢?

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发表于 2013-5-20 23:47:37 | 显示全部楼层 |阅读模式
1资产
一个输入差分信号,有随路时钟,数据时钟边沿对齐,DDR模式,所以将随路时钟通过IODELAY进行了延时,再作IDDR的采样时钟。结果看时序报告的时候发现数据延迟7ns比时钟延迟5ns还大。看PLANAHEAD  端口的IODELAY没有被使用。再用EDITOR看结果发现数据差分变单端后进了IOB的IODELAY然后再输出。
请问信号为什么会到IODELAY中转一圈?而且IODELAY在PLANAHEAD显示未使用,在EDITOR中数据却进去再出来的,但IODELAY没有显示使用的蓝色。

时序分析

时序分析


Planahead连线

Planahead连线


editor中连线

editor中连线

发表于 2013-5-21 09:28:49 | 显示全部楼层
帮你顶起。。。求高手指教
发表于 2013-5-21 14:52:56 | 显示全部楼层
从报告和planAhead来看,数据部分并没有进IODELAY,采样时钟应该是进过。editor里红色部分应指的是clock输入PIN,另一根是RST输入PIN。

你的input delay是怎么约束的?7ns是否将input delay也包含进去了?觉得也不太像,你的input delay里data与clock输入应也是对齐,0ns delay吧?
发表于 2013-5-21 15:02:55 | 显示全部楼层
试试约束该input信号进入input io register
如果没有改善,试试input offset约束?
 楼主| 发表于 2013-5-21 18:26:22 | 显示全部楼层
本帖最后由 colorjuncn 于 2013-5-21 18:30 编辑

回复 3# eaglelsb

editor2.jpg

    editor里红色部分不是clock输入PIN,是数据输入信号。7ns是这样的,IDELAY就有5.5ns,减去固有延迟差不多正好是IODELAY 能产生的最大延迟值。

timing2.JPG
 楼主| 发表于 2013-5-21 18:33:27 | 显示全部楼层
回复 4# yadog


    input offset 已经使用了的,谢谢
发表于 2013-7-17 14:08:45 | 显示全部楼层
请教 v6 中 IODELAYCTRL 和 IODELAY1 怎么分组 即 group,select io 的文档描述的太简单
map的时候报error。
我个人认为是 IODELAYCTRL的位置没约束对,但是不知道怎么去约束位置!
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