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[求助] DC和PT中的时序约束是同一个吗?

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发表于 2013-3-25 09:20:13 | 显示全部楼层 |阅读模式

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本人小白,最近在看数字IC设计流程其中DC综合的时候用到的脚本里面有很多时序约束语句 比如create_clock input_delay等等 还有report_timing
后来看PT 教程里面讲的还是那一套语句 而且report_timing 指令好像是PT里面用到的  
想问一下 是不是DC脚本里面包含了PT啊,PT要独立于DC单独做吗

求大神指教
发表于 2013-3-25 16:21:52 | 显示全部楼层
1. DC是综合工具,PT是Sign Off工具。两者目的不一样。有些命令是一致的。毕竟是一家公司的产品。
2. PT包括CTS前的约束和CTS之后的约束。之前的约束大体上和DC差不多,CTS之后的就要用真实的约束
发表于 2013-3-25 17:35:35 | 显示全部楼层
1. DC并不包含PT,它们是两种不同的工具,它们的用处不同。一个用于综合,一个用于timing sign-off。
2. 它们中许多有关时序的命令都是相同的。首先,它们是同一家公司的产品,为了脚本和数据的通用,所以使用相同的命令;第二,它们进行时序分析的基本概念都是相同的,所以命令一致更加容易理解和使用,但是PT的时序分析的能力更加强大。

其实quartus中的时序命令也和DC、PT中的命令存在类似的地方。
 楼主| 发表于 2013-3-25 18:49:33 | 显示全部楼层
回复 3# snq31418

DC和PT的脚本能写在一个文件里吗 像compile这样的命令应该是DC的,report_timing 应该是PT的吧? 我看别人的脚本一般是前面设置很多约束  后面compile完成以后 就report_timing,是不是做完DC接着做PT呢?
 楼主| 发表于 2013-3-25 18:50:26 | 显示全部楼层
回复 2# richardxingxing


DC和PT的脚本能写在一个文件里吗 像compile这样的命令应该是DC的,report_timing 应该是PT的吧? 我看别人的脚本一般是前面设置很多约束  后面compile完成以后 就report_timing,是不是做完DC接着做PT呢?
发表于 2013-3-25 19:05:40 | 显示全部楼层
DC主要是综合用的,它的timing主要看setup,也就是看你的设计能不能跑到想要的速度。PT做timing的目的是检查你的电路timing是否符合sign off的要求,分析后端吐出来的netlist做检查或者timing eco。DC后面做PT没啥意义。
发表于 2013-3-25 19:21:43 | 显示全部楼层
DC自带一个STA引擎,命令比PT弱一些,最主要是DC时还没有时钟路径(要么是你设置的估计值,你不设就全是零),没有时钟路径的STA都是耍流氓。
 楼主| 发表于 2013-3-25 19:39:42 | 显示全部楼层
回复 7# Timme

时钟路径具体指什么? 是布图布线以后得到的clock_latency  clock_uncertainty等之类的东西吗?好像DC之后布线之前的这些参数都是自己设的   
另外 sign_off是不是寄生参数反标啊
 楼主| 发表于 2013-3-25 19:44:53 | 显示全部楼层
回复 6# xcykii


你是说DC综合以后只要slack为正,一致性验证正确就可以不图布线了吗,然后布图布线后得到的寄生参数等信息在重新读入PT进行STA码,但我看别人的教材说DC之后要做PT,是不是就是看DC之后的setup和hold slack啊
发表于 2013-3-25 19:50:01 | 显示全部楼层
回复 9# flyingsheep

DC后就可以给后端开始了。
一般DC后还要做形式验证,确认门级网表与RTL是一致的。给后端的可以早给,先做floorplan。
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