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[转贴] 【转载】Digital VLSI Job Interview Experience

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发表于 2012-10-14 02:16:58 | 显示全部楼层 |阅读模式

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本帖最后由 vlsi1217 于 2012-10-14 02:24 编辑

Qualcomm
1. Digital Design Internal Interview (full-time)
Aug 2012 San Diego (on-site)
duration: 3 x 45min
这个据说是Qualcomm对待Digital Intern的一贯政策,所有Intern都要经过三场面试(两场Digital Design,一场Digital Verification),然后根据面试结果和team manager的review综合决定return offer. 因为是只面向内部Intern的面试,所以面试官都会问很多和intern期间工作有关的问题,而且比较深入。面试前我还特意找我的mentor聊了一下,明确了自己所做的project的意义,事实证明是很有必要的。第一场是Digital Design,面我的是一个staff engineer,美国人。上来让我讲了一遍实习期间所做的project,问了啥记不清了。然后又让我挑自己在学校做过的project讲了讲。我重点讲了第二个627 project,感觉他尤其对里面有关async fifo的东西很感兴趣。轻松加愉快,一边面试一边聊天。他还给我讲了qualcomm的某些跟DVFS和cross clock domain的东西,还有他自己组做的东西(好像是跟security有关的chip,记不清了)。
涉及到的问题:
metastability: hand-shake logic, async fifo, double flip-flop (这个不能用在mult-bit的bus上)
how to reduce leakage power: low-vt/high-vt cells, power gating, body biasing (这个要用到triple-well,对technology的要求比较高)
clock divide by two/four design一个可以把8个1bit数相加的电路,这个我曾经在cisco的面试上做过,不过很久前的事了已经忘记了。大概是先用几个1 bit adder分组相加,然后分别把s和cout相加。只做了个大概齐,他觉得差不多了就stop了一个transistor sizing的很基础问题
一个ring oscillator的问题,问我如果inverter不是2:1 sizing会有什么结果。答案是duty cycle就不是50%了
写了一段带async reset的verilog
有一个分析timing diagram的问题不过记不清了



全文见附件
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【转载】Digital VLSI Job Interview Experience.doc (42.5 KB, 下载次数: 137 )
发表于 2012-10-14 03:40:17 | 显示全部楼层
这个必须顶起来。
发表于 2012-10-16 06:27:12 | 显示全部楼层
take a look !
发表于 2012-10-18 15:24:49 | 显示全部楼层
nice post
发表于 2012-10-20 15:50:06 | 显示全部楼层
太好了,我试试!
发表于 2017-5-26 13:49:00 | 显示全部楼层
thanks for sharing
发表于 2017-6-18 11:10:47 | 显示全部楼层
谢谢分享!
发表于 2018-11-14 12:14:25 | 显示全部楼层
Thanks for sharing
发表于 2018-11-28 08:31:31 | 显示全部楼层
Thanks for sharing
发表于 2018-11-29 17:13:10 | 显示全部楼层
谢谢分享
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