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[活动] 每日一题0711

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发表于 2012-7-11 13:23:53 | 显示全部楼层 |阅读模式

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本帖最后由 vipjph 于 2012-7-12 09:48 编辑

1、集成电路前端设计流程,写出相关的工具?
2、为什么一个标准的反相器中,P管的宽长比要比N管的宽长比大?
3、时钟周期为T,触发器D1的寄存器到输出时间(触发器延时Tco)最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。
欢迎大家积极讨论,最佳答案明天揭晓,最佳答案者30信元奖励~

----------------------------------------------答案揭晓----------------------------------------

第一题答案:
1. 设计输入
    1) 设计的行为或结构描述。  
    2) 典型文本输入工具有UltraEdit-32和vim.。
    3) 典型图形化输入工具-Mentor的Renoir。  
2. 代码调试
    1) 对设计输入的文件做代码调试,语法检查。
    2) 典型工具为Debussy。
3. 前仿真
    1) 功能仿真
    2) 验证逻辑模型(没有使用时间延迟)。
    3) 典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。
4. 综合
    1) 把设计翻译成原始的目标工艺
    2) 最优化
    3) 合适的面积要求和性能要求
    4) 典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。
第二题答案:
    和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
第三题答案:
    T3setup <T - T1max -T2max;    T3hold <T1min + T2min.

以上答案来源于网络及回帖整理,如觉不妥,欢迎批评指正。
发表于 2012-7-11 14:43:07 | 显示全部楼层
第二题是由于空穴迁移率比电子迁移率低,导致在相同宽长比下P管速度比n管速度慢,为了使输出的上升和下降时间相同,就需要使p管的宽长比要比n管的大。
发表于 2012-7-11 15:38:18 | 显示全部楼层
第三题:
        T3setup < T - T1max - T2max

            T3hold < T1min + T2min
发表于 2012-7-11 18:29:08 | 显示全部楼层
回复 3# back_end_wang


    我觉得三楼的回答是正确的。
发表于 2012-7-11 18:45:49 | 显示全部楼层
第一题答案:
1. 设计输入
1) 设计的行为或结构描述。
2) 典型文本输入工具有UltraEdit-32和Editplus.exe.。
3) 典型图形化输入工具-Mentor的Renoir。  
2. 代码调试
1) 对设计输入的文件做代码调试,语法检查。
2) 典型工具为Debussy。
3. 前仿真
1) 功能仿真
2) 验证逻辑模型(没有使用时间延迟)。
3) 典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。
4. 综合
1) 把设计翻译成原始的目标工艺
2) 最优化
3) 合适的面积要求和性能要求
4) 典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。
第二题答案:
和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
第三题答案:
T3setup <T - T1max -T2max;    T3hold <T1min + T2min.
发表于 2012-7-11 22:17:43 | 显示全部楼层
1.只晓得数字IC的。算法设计(matlab),架构规划,代码设计(任意文本编辑器),代码规则检查(LEDA),功能仿真(NC或者VCS),FPGA验证(QUARTUS或者ISE),选择工艺库,综合(DC),综合后netlist时序分析(PT),RTL和综合后netlist一致性验证(formality),可测性设计(DFT),可测性设计后netlist时序分析(PT),综合后netlist和可测性设计后netlist一致性验证(formality),可测性设计仿真(NC或者VCS),布局布线(ICC)(这个属于后端),布局布线后netlist时序分析(PT),可测性设计后netlist和布局布线后netlist一致性验证(formality),布局布线后netlist时序仿真(NC或者VCS),版图DRC、LVS验证(这个属于后端)。没问题就差不多可以流片了。
2.这题只能打酱油。
3.setup检查的基本思想:前一级寄存器tco(max)+组合逻辑延迟(max)+后一级寄存器tsu(max)>周期T
hold检查的基本思想:前一级寄存器tco(min)+组合逻辑延迟(min)>后一级寄存器th(min)
以上不考虑时钟线上的延迟,假设时钟同时到达。
发表于 2012-7-11 22:19:56 | 显示全部楼层
补充:
可测性仿真之前还要生成测试向量(ATPG)
发表于 2012-7-11 22:20:42 | 显示全部楼层
回复 5# 小小子

大哥。太崇拜你了啊!!你真牛啊!!佩服
发表于 2012-7-11 22:30:34 | 显示全部楼层
我认为版主的第三个问题的问法有些不对,一个触发器的step up和hold时间是触发器本身要求所决定的,我觉得问题应该改成:
    时钟周期为T,触发器D1的寄存器到输出时间(触发器延时Tco)最大为T1max,最小为T1min,触发器D2的建立时间T3_setup和保持时间T3_hold。问:D1和D2之间组合逻辑电路最大延迟T2max,最小T2min分别为多少?
    答案:T1_max+T2+T3_setup <T ==> T2<T-T1_max-T3_setup = T2_max
              T1_min +T2>T3_hold        ==> T2>T3_hold-T1_min = T2_min
发表于 2012-7-11 22:40:41 | 显示全部楼层
回复 9# CSMEC_WUYU


    你说的问题这样修改,您的回答是正确的。好像这个问题是华为的笔试原题,题目应该不会有什么问题吧!
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