每日一题第一弹——基本概念解释

vipjph · 发表于 2012-6-25 09:06:41

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本帖最后由 vipjph 于 2012-6-26 10:05 编辑

1、组合逻辑，时序逻辑
2、建立时间，保持时间
3、同步电路，异步电路
4、MOORE状态机，MEELEY状态机

欢迎大家积极回帖讨论，最佳答案者30信元奉上~~~
最佳答案明天揭晓~~

----------------------------------------------答案揭晓---------------------------------------------------
每日一题第一弹，共有8人次参与，谢谢大家的参与。现将答案整理如下：

1、	组合逻辑：	电路任一时刻的输出仅取决于当时的输入信号。
	时序逻辑：	电路任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态（即以前的输入）。时序电路通常包含组合逻辑和存储电路两部分，而存储电路是必不可少的，且存储电路的输出状态必须反馈到组合逻辑的输入端，与输入信号一起共同决定组合逻辑电路的输出。
2、	同步电路	电路中的所有受时钟控制的单元，如触发器全部由一个统一的全局时钟控制，这些时钟必须相关联。
	异步电路	电路中数据的传输可以发生在任何时候，电路没有一个全局的或局部的控制时钟。
3、	建立时间保持时间	所有时序逻辑单元，在时钟到来（active edge）前后，需要输入的信号有一段稳定（不能变化）的时间，以保证时序单元可以正确地记录那个输入信号。时钟沿之前的那一段时间叫建立时间，时钟沿之后的那一段叫保持时间。
	建立时间保持时间
4、	Moore状态机Mealy状态机	由于时序电路在工作时电路是在若干个状态间按一定的规律转换，所以时序电路又被称为状态机。Moore状态机的输出紧紧取决于电路的状态。Mealy状态机的输出不仅取决于存储电路的状态，而且还取决于输入变量。
	Moore状态机Mealy状态机

以上答案均来源于网络及回帖整理，如感觉答案不妥，欢迎批评指正~~

sdxuhonglove · 发表于 2012-6-25 14:47:53

同步电路一般是使用NMOSfet来取代传统的肖特基二极管，为了减小功耗的损失，增加效率。

conghung2012 · 发表于 2012-6-25 17:45:51

这是为了加快和改善产品的研发过程

shibaizhe · 发表于 2012-6-25 18:33:33

我的天哪！！！！！！！！！！

z-z-m · 发表于 2012-6-25 18:47:16

同步电路是指在同一时钟或相关联的多个时钟驱动下的电路;反之为异步.
建立时间是时钟有效沿来之前数据需要稳定的时间,保持时间是时钟有效沿来之后数据需要稳定的时间.
组合逻辑与时钟无关,输入立刻反应到输出;时序逻辑是寄存器锁存器等原件,由时钟驱动,有效沿来之后才将输入反应到输出,其余时间保持输出不变.
两个状态机应该是编码方式不同,避免在状态跳变时产生不稳定之类的.

个人愚见,仅供参考.

岁月永恒 · 发表于 2012-6-25 19:22:14

本帖最后由 vipjph 于 2012-6-26 08:59 编辑

摩尔状态机的输出与当前的状态有关。米粒状态机的输出不仅与当前的状态有关，而且还与电路的状态有关。

forlsy · 发表于 2012-6-25 20:15:19

1、同步电路，异步电路
同步：always(posedge clk){}

异步：always(posedge clk or negedge rst_n) {}
2、建立时间，保持时间
这段时间信号一定要保持稳定否则很容易出现metastable的问题
3、组合逻辑，时序逻辑
always(a or b or c)
d = a * b * c ;

always(posedge clk)
d <= a *b*c;
4、MOORE状态机，MEELEY状态机
一个只有当前态决定另一个还要由当前输出决定

maws · 发表于 2012-6-25 23:15:30

建立时间：时钟到来时，触发器数据输入端必须已经稳定的时间
保持时间：时钟到来后，触发器数据输入端还需要保持不变的时间

陈涛 · 发表于 2012-6-26 00:07:50

帮助推广每日一题，不要信元

1、同步电路，异步电路
   同一个时钟，或者时钟频率是整倍数，并且相互之间的相位是固定而且相差可预知的，才可以称得上是同步电路。其他的都算异步电路。
   比如，
      5M，10M是同步
      2M，3M一般算异步
   一个时钟，输出到另一个芯片中，转一圈后，以同样的频率返回到自己的芯片，因为无法确定时钟在另一个芯片里面的latency，所以输出的时钟与输入的时钟算异步
   一个时钟进到2个PLL，就算那2个PLL的输出频率相同，一般也算是异步时钟，除非你de-skew

2、建立时间，保持时间
   所有时序逻辑单元，在时钟到来（active edge）前后，需要输入的信号有一段稳定（不能变化）的时间，以保证时序单元可以正确地记录那个输入信号。时钟沿之前的那一段时间叫建立时间，时钟沿之后的那一段叫保持时间

3、组合逻辑，时序逻辑
   依靠时钟触发，可以保持输入信号的逻辑叫时序单元
   包含有时序单元（一般包括flip-flop, latch, RAM, ROM，和一些模拟IP）的逻辑电路叫时序逻辑电路
   反之叫组合逻辑

jackzhang · 发表于 2012-6-26 09:55:36

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