求助（紧急）

水天清蓝 · 发表于 2012-4-15 19:24:32

怎样用verilog实现该时序？最好能提供代码（我知道用状态机实现，延时用计数器，但写出来不对）谢谢！时序如word文档。

buley · 发表于 2012-4-15 23:16:04

你最好贴图贴出来，用word下载需要2信元，大家很多不愿意下的。

buley · 发表于 2012-4-16 07:17:33

你可以用100MHz频率为周期
条件1 用8个周期
条件2 用1个周期
条件3 用8个周期
条件4和5同沿
条件6 用1个周期
1个周期10ns，都符合你的条件

harejavahill · 发表于 2012-4-16 08:40:27

贴出时序图!

wang09123 · 发表于 2012-4-16 09:16:26

thanks,good

池承利 · 发表于 2012-4-16 14:57:33

贴出时序图来看看！

阿社君 · 发表于 2012-4-16 16:10:09

能贴出时序图吗？不然下了又没解决就亏了啊

vongy · 发表于 2012-4-16 18:19:08

1. 你需要提供系统时钟频率。2. 这应该是某种类CPU接口，为什么需要状态机？
你给的参数应该是从DATASHEET上看到的，你需要了解他的下级电路是如何采样这些信号的。
3.  如果你的系统时钟频率高于接口的速度两倍的话：
   建议第一拍打出Address，第二拍打出/CS, /WR, DATA
   如果你的系统时钟频率等于接口的速度的话：
一拍打出所有信号即可，以我的经验看来，条件2不是必须的。

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