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[资料] DDR verilog RTL

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发表于 2011-10-23 23:10:52 | 显示全部楼层 |阅读模式

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File/Directory    Description
=============================================================================
\doc    DDR SDRAM reference design documentation
\model    Contains the verilog SDRAM model
\route    Contains the Quartus 2000.05 project files a routed controller design
\simulation   Contains the verilog testbench, modelsim project file, and library
\source    Contains the verilog source files for the DDR SDRAM reference design
\synthesis\synplicity  Contains all synplicity project files associated with synthesizing the reference design
DDR.rar (734.68 KB, 下载次数: 278 )
发表于 2011-10-24 00:17:15 | 显示全部楼层
谢谢分享
发表于 2011-10-24 08:29:33 | 显示全部楼层
谢谢分享
发表于 2011-10-24 13:00:41 | 显示全部楼层
thanks for sharing
发表于 2013-7-17 02:11:30 | 显示全部楼层
回复 1# hqhjj


   omariogozumas
发表于 2013-11-30 22:07:18 | 显示全部楼层
haorenhaoduoa
发表于 2017-4-12 04:10:36 | 显示全部楼层
谢谢分享
发表于 2017-4-15 21:41:32 | 显示全部楼层
回复 1# hqhjj


    支持一下啊
发表于 2017-4-23 20:01:30 | 显示全部楼层
Thanks very much
发表于 2017-4-23 22:45:49 | 显示全部楼层
谢谢分享
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