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查看: 9854|回复: 17

[求助] 如何避免synplify综合时的信号名称变化

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发表于 2011-6-9 12:47:51 | 显示全部楼层 |阅读模式

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一般在综合后的网表中的信号都会被打平,信号名称变化也很大,很难对应出RTL中的信号。
有哪些方法可以避免synplify或者quartus综合时的信号名称的变化?例如,是不是可以在sdc中加某些约束?

请教各位,谢谢!
发表于 2011-6-9 13:09:11 | 显示全部楼层
同问这个如何设置哦?
从没有找到办法,MS是默认成这样的
发表于 2011-6-9 14:10:46 | 显示全部楼层
这个应该没法设。
不打平或许会好一点,但基本上经过优化后的信号名都会改变。
不过改名大体上有个规律,会把原来的层级结构保留下来 signal_top_sub0_sub1_xxxx 之类,
只要名字不是取得非常难区分,比如abc之类,大部分是能找到的。
发表于 2011-6-9 14:38:54 | 显示全部楼层
将该信号强制保留  用keep 命令
 楼主| 发表于 2011-6-9 14:51:35 | 显示全部楼层
回复 3# jackertja


    感谢您的回复!

    因为我知道为了避免综合时对buffer的优化,可以用/* synthesis keep=1 */来告诉编译器不要对相应的语句进行优化。最近我又碰到类似的问题,就是上面的问题,因此我想,有没有类似的办法呢?可是,找了好久都没找到办法解决!至少好像synplify和quartus都没有直接的设置或约束来避免信号名的改变。而在quartus综合、布局布线之后的信号名虽然改变了,但是例化层次是不变的,只要认真找其实也不难。
 楼主| 发表于 2011-6-9 15:08:35 | 显示全部楼层
回复 4# neuqliang


    您是说的/* synthesis keep=1 */吗?但是,好像这个语句并不能保持住信号名吧?
 楼主| 发表于 2011-6-9 15:18:00 | 显示全部楼层
我知道了!原来我以前一直搞错了!
/ *synthesis keep=1 */是用于QUARTUS的;而/ *synthesis syn_keep=1 */才是用于synplify的!
我刚才试验过了,信号名果然没变!
发表于 2011-6-9 19:15:46 | 显示全部楼层
不会啊
你们是说RTL里面的信号名啊
我的什么都不加,和代码里面的名字一样啊,从来没有被改过啊,我用的是pro8.9版本
发表于 2011-6-9 23:09:27 | 显示全部楼层
可以把想要看的信号放到端口中输出,这样就很直观的能看到了。
这个方法可行吗?
 楼主| 发表于 2011-6-10 11:07:32 | 显示全部楼层
回复 8# wyqkiss


    是RTL的信号名!我说的综合是FPGA综合,就是综合后映射到FPGA内部单元的网表,信号名会变的!
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