可综合的多模分频器(verilog源码)

woodykite · 发表于 2011-5-2 13:30:14

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本帖最后由 woodykite 于 2011-5-5 01:07 编辑

本设计可以综合
实现多模分频器的功能，可以动态调节分频，可以实现2到15的奇数和偶数分频。
修改位宽可以实现更多的分频。
本设计只用了一个计数器，三个触发器和一个二路选通器，尽量低功耗和减小面积。
有verilog源码和test beach

输入端口       输入时钟    clk
输入端口       异步复位    reset
输入端口       设置的分频数  number
输出端口       输出时钟    clkout
共享用于学习与研究，如果修改或者改进，请与作者联系，共同讨论
e-mail:woodykite@163.com

magicyang_223 · 发表于 2011-5-8 00:11:08

找了好久，终于找到了，谢谢楼主分享！

cococenstar · 发表于 2011-12-19 09:15:36

不知道是不是想要的，下下来看看，先谢谢楼主了

ejsdljp · 发表于 2011-12-26 15:36:04

kankan

zhou704849623 · 发表于 2012-5-5 16:47:12

还是谢谢了哈

zhou704849623 · 发表于 2012-5-5 16:49:06

十分的感谢楼主

buildgates · 发表于 2012-5-20 19:17:08

找了好久，终于找到了，谢谢楼主分享！

duan_dzj · 发表于 2012-5-21 09:20:25

谢谢。学习学习

yanghanqiao · 发表于 2012-8-24 17:46:46

看看，借鉴

zhanglinlin0514 · 发表于 2012-11-26 16:15:03

谢谢了分享

[原创] 可综合的多模分频器(verilog源码)

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