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[讨论] 关于serdes中PLL,CDR的 jitter peaking的问题

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发表于 2010-11-6 21:34:14 | 显示全部楼层 |阅读模式

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本帖最后由 guang3000 于 2011-4-22 00:28 编辑

请高手指导:在serdes系统中的PLL和CDR的jitter peaking的产生原因,对系统的影响以及怎样调节?
发表于 2010-11-7 10:59:25 | 显示全部楼层
回复 1# shaolongliu.pku


    其实这要看你CDR 的实现方式,通常来讲,如果你用DLL来做的话是不会有peaking的(虽然有人说发现用DLL还是有peaking,但这应该是另有原因造成),因为不像PLL那样,DLL用的是VCDL而不是VCO,所以它的相位控制没有1/s,这个因子,即它的相位控制不需通过频率变化在时间上的积累来完成。所以环路的滤波器可以直接用一个电容实现,不需要加入零点来使环路稳定。
   但PLL就不行了,PLL里用的是VCO,如果没有零点,环路是不会稳定的,这个零点会使闭环输入到输出的传递函数上存在一个零点,这个零点使传函表现出一定的peaking.通常对频综,这个peaking倒是没什么所谓,但对于serdes,由于OC系统会串联所以就有所谓了,这你应该知道了。
   所以,人们为了让这个零点的作用减小,只能过阻尼PLL环路,让第一个极点足够靠近这个零点,让peaking 足够小(<0.1dB),所以,如果你是用PLL来用CDR,而且就是用PLL(没用别的结构),也就只好把PLL足够地过阻尼了,拉扎维推出的结论是二阶PLL,阻尼系数得超过4.66.
   Thomas Lee,那篇经典的文章是从结构上进行调整,完全去掉零点的影响来除掉peaking的,你也可以看看。

点评

分析的很好  发表于 2021-8-13 08:39
发表于 2010-11-7 13:37:37 | 显示全部楼层
"但对于serdes,由于OC系统会串联所以就有所谓了,这你应该知道了。"
关于这个大侠可以说得详细些吗?或者有什么资料可以学习的,谢谢~~
 楼主| 发表于 2010-11-8 22:06:23 | 显示全部楼层
回复 2# depend135

谢谢,有点明白了,麻烦您回答一下楼上的那位的问题吧,我也想听听,谢谢!
 楼主| 发表于 2010-11-8 22:43:10 | 显示全部楼层
回复 2# depend135
还有,Thomas的那个paper全名叫什么啊?我找了一下没有找到,非常感谢!
发表于 2010-11-9 08:45:41 | 显示全部楼层
回复 2# depend135




   能把这个文章share一下,谢谢。
发表于 2010-11-9 10:29:54 | 显示全部楼层
回复 5# shaolongliu.pku


    对于SONET系统,长距离的通信要求线路中间插入repeater,这里repeater就是一个RX,里面同样含有CDR,所以就对jitter peaking有要求,例如有线路中10个repeater,每个有0.1dB的peaking,那总的就变成1dB了,所以要限制peaking,不然输入的jitter就被放的很大了 。
附件附了Thomas lee 的文章,还有一篇是ADI写的文章,写的都很好,我还加了一篇介绍性的文章,介绍了各种CDR的结构,对初学者也很有帮助,这三篇文章在IEEE上都能下到,题目如下,如果能上IEEE的就不用花信元在这下了:)。
A 155-MHz clock recovery delay- and phase-locked loop
A 12.5-mbs to 2.7-Gbs continuous-rate CDR with automatic frequency acquisition and data-rate readback
Architectures for multi-gigabit wire-linked clock and data recovery

CDR.rar

3.8 MB, 下载次数: 2260 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2010-11-9 11:21:24 | 显示全部楼层
谢谢啦,我前段时间捣腾了一阵子CDR,但是没什么感觉,后来就放下了,
发表于 2010-11-11 21:43:35 | 显示全部楼层
初学CDR中
发表于 2010-11-11 21:49:56 | 显示全部楼层
谢谢~~~~
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