用异步reset的理由

forestimber · 发表于 2010-10-28 12:10:42

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同步复位必须有时钟才使能，这个就是问题。大家看有没有道理。当使用power compiler用ICG方法来做clock gating自动处理的时候，latch的EN可能会被同clock domain内的另一些DFF 控制，并且这些DFF和latch之后的所有DFF共用reset信号，故此DFF需要异步reset设计保证正常复位。

nan123chang · 发表于 2010-10-28 16:46:48

(1) 同步复位不一定有时钟才使能。没有时钟，DFF也会输出一个电平。但至于是什么电平，与工艺库有关。一般应尽量避免这种使用。
(2) clock gating一般不是gate后产生全局时钟。latch的EN信号受未gating clock的控制，而clock gating后的DFF则受gating clock的触发。这时用异步复位就不是你所说的那个理由。当然，也不排除gating clock域的信号返回gating前的时钟域的情况。

qiantianyiqian · 发表于 2010-10-28 17:22:05

(1) 同步复位不一定有时钟才使能。没有时钟，DFF也会输出一个电平。但至于是什么电平，与工艺库有关。一般应尽量避免这种使用。
(2) clock gating一般不是gate后产生全局时钟。latch的EN信号受未gating clock的控制，而clock gating后的DFF则受gating clock的触发。这时用异步复位就不是你所说的那个理由。当然，也不排除gating clock域的信号返回gating前的时钟域的情况。

forestimber · 发表于 2010-10-29 11:48:34

谢谢指教，就是说的太快太短了呀，我还是不明白

同步复位不一定有时钟才使能，这不就会导致rtl仿门仿不一致吗？而且这样的元件和异步复位寄存器元件有什么区别呢？另外查了ICG的后仿情况，发现EN在reset和之后都是默认值为1，也就是打开的。也许DC工具作的好？整个网表那么多EN全无例外，这也保证了复位和时钟都能工作。从这一点看，我的理由是站不住脚的。

我就是听说异步复位寄存器好，不太清楚具体都好在哪里。

肯请明白人点拨赐教。

xiaoxiaochen · 发表于 2010-10-29 12:43:19

也许这英文文章可能有用.

CummingsSNUG2002SJ_Resets.pdf (271.44 KB, 下载次数: 210 )

forestimber · 发表于 2010-10-29 18:39:16

看了，谢谢

文件里表示asyn reset cell最大的优点是reset不进入data path，而sync reset cell实际要多用一级组合逻辑。第二个优点是rst不需要clock.
对于其他种种弊端，可以用async reset搭建逻辑再加上另外设计的reset同步电路来生成全局reset，并在STA中修好removel vio就可以全部解决。今天的综合工具也加强了处理，不会出现前后仿真不一致。

sync reset cell虽然可以省一点点面积，但这在今天几乎不足考虑了。

看看tsmc的库，从130nm到90nm越来越明显，90nm下用async能大概省200ps左右。

forestimber · 发表于 2010-10-29 18:45:09

所以有条件的支持带异步reset的设计风格，而要和同步reset说88了。这个前提就是全局clock,reset控制模块做好切换/同步/后端的工作。也听说在华为设计中就有专门的CRG模块嘛，单独设计又干净又安全。

zh123456789 · 发表于 2010-10-29 18:45:21

大家讲的好啊

IAR · 发表于 2010-10-29 19:23:46

学习了。不过异步复位似乎很容易出现亚稳态啊。(*^__^*) 嘻嘻……

franfran · 发表于 2010-10-30 09:30:00

CummingsSNUG2002SJ_Resets.pdf 有没有中文翻译版本?

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