我收集的FPGA读写SDRAM资料

colinh · 发表于 2010-7-1 14:59:38

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这段时间在做关于FPGA读写sdram的项目，这是我收集的资料，个人认为很好，斗胆拿出来分享给大家，希望对大家有帮助。

colinh · 发表于 2010-7-1 15:06:18

该工程对三星SDR SDRAM（K4S641632）进行读写，工程内部分为PLL以及复位处理模块、写SDRAM逻辑模块、读SDRAM逻辑模块、SDRAM读写封装模块、读写缓存FIFO模块、串口发生模块等，RTL视图如下：
首先由写SDRAM逻辑模块在上电延时后从SDRAM的0地址开始写入递增数据，随后通过内部FIFO依次送入SDRAM；SDRAM的所以地址写完数据后，启动SDRAM读逻辑，从0地址开始读出SDRAM内的数据放入缓存FIFO中，然后串口模块把该FIFO中的数据依次上传到PC机（串口线接到PC机，使用串口调试助手观察即可）。整个过程主要就是测试SDRAM读写，内部逻辑大都使用25MHz的时钟，SDRAM读写使用了100MHz，通过PLL进行设置。
该工程基于altera的Quartus II 8.1i进行设计，使用更高版本的软件均可。工程内包括了时序分析、测试用例脚本。
代码里除了PLL配置、FIFO配置使用了IP core，SDRAM控制等部分全部使用基本verilog语法编写，适合于altera的cyclone系列EP1C3T144C8器件。
功能仿真、时序分析、板级调试均验证无误，代码注释详细。

gdarboux · 发表于 2010-7-1 16:37:58

好东西，赶紧收藏！

bunengwang · 发表于 2010-7-1 16:47:17

gan jin xia ya ,hao dong xi ba

alic1984 · 发表于 2010-7-1 19:35:08

东西自然不消说，不错

vikingg · 发表于 2010-7-2 14:46:14

谢谢分享

chujn · 发表于 2010-7-3 08:11:46

下来看看，谢谢。

ncbbc2 · 发表于 2010-7-3 08:54:14

好东西，赶紧收藏！

清扬如昀 · 发表于 2010-7-9 09:48:53

好东西，赶紧下下来

qixueli001 · 发表于 2010-7-9 18:28:17

谢谢楼主共享！！！！

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