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本帖最后由 wushihai 于 2010-6-15 09:30 编辑
给定两个时钟信号clk33M,clk100M。要求产生clkgen,当sel=1时clkgen=clk33M,否则ckgen=clk100M。要求时钟选择无毛刺干扰。
这道题主要考察时钟选择问题,不能拿sel信号直接作为时钟选择信号,sel信号一定要处理在两个时钟都是低电平时做时钟切换,这样时钟才不会有毛刺。
见附件电路,标为BAD的一个由于直接用组合逻辑实现在CLKA、CLKB两个时钟中二选一的功能,而组合电路由于不同路径的延迟不同,所以在电路的时钟输出很容易产生毛刺;而标为“GOOD”的一个由于对选择信号SELECT分别用两个触发器进行了同步化,所以在时钟的输出端不会产生毛刺。
在大规模逻辑设计指导书的第76页。
http://www.design-reuse.com/articles/5827/techniques-to-make-clock-switching-glitch-free.html
这里有详细的说明。 |
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电路.rar
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华为_大规模逻辑设计指导书.rar
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