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50资产
在做完dc等到sdf文件后对网表进行仿真的时候,需要一个verilog库,没这个库vcs总会说instance is unresolved 。库是.v文件,内容类似:
module AN03D1 (Y, A, B, C);
input A, B, C;
output Y;
and (Y, A, B, C);
specify
( A +=> Y) = (313.52:391.9 :470.28, 266.16:332.7:399.24);
( B +=> Y) = (313.92:392.4 :470.88, 253.12:316.4:379.68);
( C +=> Y) = (309.92:387.4 :464.88, 238.16:297.7:357.24);
endspecify
endmodule
这个库叫什么呀,怎么得到的呀(是公司给,还是要自己做)。谁有这种库,和这方面的资料。
哪位高手,能告诉我谢谢~~
我给分也行。email:sally851215@163.com |
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这个库是后仿真用verilog库,dc综合后的网表仿真以及布局布线后网表仿真都用到它。一般随工艺库由foundry提供。举例来说,tower 0.18 工艺库,在主目录底下应该包含synopsys、astro等所用的库子目录。dc综合时用的工艺库应该包含在synopsys子目录下,同理,仿真用的verilog库应包含在名为verilog的子目录下,共包含2个文件,twr18.v 与 twr18_neg.v,其中后一个包含了负时序(- holdtiming)信息,但仿真速度较慢,一般不采用。在 ...
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