请教：如何在Quartus中手动调整布局布线

andorxor · 发表于 2010-3-1 17:12:29

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小弟最近在研究Quartus的布局布线。因为我们的工程最后的时序较难收敛，所以考虑是否可以类似于asic那样手动调整FPGA的布局布线。

不知道哪位大侠对这么比较了解的？还请不吝赐教，谢谢！

yc7722008 · 发表于 2011-4-25 14:19:16

帮顶！！！！！

mafan88 · 发表于 2011-5-5 09:38:58

可以，但是要手动布线很复杂，你可以看到quartus的布线工具，找资料看一下

dlb05061131 · 发表于 2011-5-6 15:01:37

其实，我想问一下楼主，FPGA怎么样才算时序收敛？菜鸟问题，莫笑。

DreamFXD · 发表于 2011-5-6 23:47:12

楼主的问题我们经常遇到，实话说，FPGA确实可以通过手工布局布线来提高关键路劲的时序，或者试试对关键模块单独综合并减少fanout的值。
但是实际效果可能一般，而且每次修改rtl代码都需要修修时序，浪费大量的人力物力，如果可以就修改代码，如果不行，考虑降频跑吧。。。

DreamFXD · 发表于 2011-5-6 23:49:44

其实，我想问一下楼主，FPGA怎么样才算时序收敛？菜鸟问题，莫笑。
dlb05061131 发表于 2011-5-6 15:01

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对于FPGA我们通常会约束一个时钟，如果布局布线的结果timing report没有Error那就算是收敛了。

另外对于楼主的问题，可以考虑将约束时钟适当的提高一点，或者降低一点试试看，同时跑多个版本，种子设置成不一样，也许能通过

fuyaolong · 发表于 2011-12-6 23:07:05

首先分析时序分析通不过的原因，是单元延时太大造成的，还是连线延时造成的，然后，在考虑采用什么样的方法，如果是前者，可以采用一些设计技巧，改善时序，例如pipeline、串并转换等等方法；如果是后者，一方面可以加强约束试试，或者采用一些设计技巧，例如寄存器赋值等，减小连线延时

dongdavis · 发表于 2011-12-7 16:41:07

具体修改某个特定的寄存器或者线恐怕太复杂了，可以尝试利用logiclock功能在模块层面进行调整。

tianjiang · 发表于 2014-5-19 14:46:57

感谢！！！！！！！！

清霜一梦 · 发表于 2016-1-8 17:36:41

我也在寻找答案啊

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