在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 15457|回复: 11

请教Altera FPGA的LVDS接口怎样用

[复制链接]
发表于 2004-11-11 12:42:02 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
哪位做过Altera FPGA的LVDS接口
发表于 2006-8-2 14:08:17 | 显示全部楼层
FPGA的外面需要LVDS发送、接收器电路才成。
发表于 2006-8-6 13:14:06 | 显示全部楼层
check FPGA databook. It has the detailed description
发表于 2006-8-7 10:09:26 | 显示全部楼层
哪位给详细介绍一下?
发表于 2008-5-22 21:25:00 | 显示全部楼层
最近也刚摸索着弄这个 来个抛砖引玉
MegaWizard Plug-In Manager ->ALTLVDS 发送器选 transmitter 接收选 receiver
发送器设一下发送数据速率,然后选一下发送时钟,那个下拉列表里的时钟都可以选,根据需要来定吧,
设一下相位什么的,串行/解串因子,通道个数;如果选外部PLL的话,要另外用ALTPLL生成个PLL,设成LVDS模式,把它的sclkout根enable信号接过来;输出的tx_outclock是数据随路时钟,可以选一下除法因子,把频率将下来,
这些因子还有通道个数根据接收端的要求来定一下感觉就可以了
输出的引脚电平设成LVDS模式,要接到特定的LVDS引脚上(DIFFIO Txp)

比如10位并行数据tx_in[9:0],串行因子为5,通道数2,将输出两路串行数据tx_out[1],tx_out[0],1上是tx_in[9:5]的,0上是tx_in[4:0]的串化数据,高位在前传输

LVDS接收还不怎么会,主要是那个DPA,解串出来的数据有发生错位什么的
另外还有些问题不怎么清楚
发送时,输入时钟脚是接到哪里(接FPLL输入脚吗?);
用外部PLL的时候,PLL的输出时钟能否做为随路时钟,接到什么脚上(用的器件好像没给FPLL配输出脚,EPLL有)?

大家交流下经验
有哪位高人指点下更好
发表于 2008-5-22 22:48:39 | 显示全部楼层
用receiver & transmitter 是在外面加,不过刚才楼上说的还不是太明白
发表于 2010-8-31 16:23:51 | 显示全部楼层
有些FPGA支持LVDS接口,所以不需要receiver & transmitter
发表于 2010-10-13 10:59:30 | 显示全部楼层
最近也在学习 ,希望高人指点
发表于 2012-5-12 11:50:32 | 显示全部楼层
请问nobody0001同学:另外用ALTPLL生成个PLL,设成LVDS模式,木有看到这个模式呀。。
发表于 2014-2-28 11:10:19 | 显示全部楼层
LVDS的驱动器在仿真的时候怎么等效负载和传输线?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 00:53 , Processed in 0.036108 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表