LDO的帯隙基准电压随着LDO的负载变化

silverpuma · 发表于 2009-5-31 23:35:49

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现在遇到一个问题，设计一个LDO电路，前仿真的时候没有问题。
但是layout之后，提取版图及寄生参数，后仿真，发现LDO的帯隙基准输出电压竟然随着LDO的负载发生变化，
负载越大，帯隙的输出改变也越大；如果LDO是空载，帯隙基准的电压就和前仿真结果一样，这是为什么啊？
(负载是加在仿真环境中的，不是在后仿netlist中）

请高人指点一下啊！

wangzq99 · 发表于 2009-6-1 11:31:19

输出信号的变化有多快？一般应该是寄生电容造成的馈通。

hvpower · 发表于 2009-6-1 12:27:37

你进行的是直流还是瞬态仿真？？

xiaxiaomingc1 · 发表于 2009-6-1 13:09:55

cicixu · 发表于 2009-6-1 17:24:55

电容馈通导致的，查找电容和BULK的接法

icsb · 发表于 2009-6-1 20:39:35

做个buffer就可以了

silverpuma · 发表于 2009-6-2 00:02:30

多谢大家的回复啦，偶已经发现问题的原因了。
因为带隙基准采用的是自偏置共源共栅结构，后仿真结果表明，两个PMOS管的源端接的是电源，但是这两个电压值却不一样，大约有几mv的偏差，才导致输出发生变化。
而这个偏差恰好和负载的大小相关，负载大，这两点差值就大；负载小，这两点差值就小，所以BANDGAP输出随着负载的变化而变化。
但是版图上看不出来为什么这两个PMOS管的电源会有这么大的偏差，因为3mv/20uA=150欧姆的电阻啊？

silverpuma · 发表于 2009-6-2 00:03:32

还有，我用的是瞬态仿真，前仿真是没有问题的，后仿真就出问题了！

hustlinjh · 发表于 2009-6-2 09:02:47

不错，新问题

liux100 · 发表于 2009-6-7 11:37:13

应该是你bgr内部运放的loop gain不够。可通过提高电路增益，或者对bgr做补偿来实现系统补偿。

LDO的帯隙基准电压随着LDO的负载变化

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