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FPGA设计高级进阶.pdf

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发表于 2009-5-19 20:21:12 | 显示全部楼层 |阅读模式

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FPGA设计高级进阶.pdf

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 楼主| 发表于 2009-5-19 20:24:20 | 显示全部楼层
:victory:
发表于 2009-5-20 11:08:15 | 显示全部楼层
还没达到那水准,也顶顶
发表于 2009-5-20 13:01:52 | 显示全部楼层
一、优化设置
利用ISE进行PAR时,需要做些优化设置,效果可能更佳。
1. 在implementation上右键选择property,然后将显示模式设为advanced,以显示更多选项。
2. 继续选择map相关的设置,timing-driven, high-effort,speed optimization
3. 继续选择PAR相关的设置,high effort
4. 继续选择report相关的设置,选择verbose,并按照需要令其显示error数量
采用此法后,所需时间也会大量增加。需要注意。
二、timing error
由于timing error的存在,正常的功能也会出现问题。另外由于timing constraint的设置可能不够全面,会造成报告中没有error但是实际上有隐含的error这样的情况。在经验不足的时候,可能没有更好的解决方法了。最主要是要确保已经施加约束的部分没有error。根据最近调试的经验,如果有timing error存在,虽然怎么分析都是不相关的error,仍然可能对整个系统产生影响。

一、优化设置
利用ISE进行PAR时,需要做些优化设置,效果可能更佳。
1. 在implementation上右键选择property,然后将显示模式设为advanced,以显示更多选项。
2. 继续选择map相关的设置,timing-driven, high-effort,speed optimization
3. 继续选择PAR相关的设置,high effort
4. 继续选择report相关的设置,选择verbose,并按照需要令其显示error数量
采用此法后,所需时间也会大量增加。需要注意。
二、timing error
由于timing error的存在,正常的功能也会出现问题。另外由于timing constraint的设置可能不够全面,会造成报告中没有error但是实际上有隐含的error这样的情况。在经验不足的时候,可能没有更好的解决方法了。最主要是要确保已经施加约束的部分没有error。根据最近调试的经验,如果有timing error存在,虽然怎么分析都是不相关的error,仍然可能对整个系统产生影响。

一、优化设置
利用ISE进行PAR时,需要做些优化设置,效果可能更佳。
1. 在implementation上右键选择property,然后将显示模式设为advanced,以显示更多选项。
2. 继续选择map相关的设置,timing-driven, high-effort,speed optimization
3. 继续选择PAR相关的设置,high effort
4. 继续选择report相关的设置,选择verbose,并按照需要令其显示error数量
采用此法后,所需时间也会大量增加。需要注意。
二、timing error
由于timing error的存在,正常的功能也会出现问题。另外由于timing constraint的设置可能不够全面,会造成报告中没有error但是实际上有隐含的error这样的情况。在经验不足的时候,可能没有更好的解决方法了。最主要是要确保已经施加约束的部分没有error。根据最近调试的经验,如果有timing error存在,虽然怎么分析都是不相关的error,仍然可能对整个系统产生影响。

发表于 2009-5-20 16:45:56 | 显示全部楼层
好东西,支持
发表于 2009-5-20 20:20:10 | 显示全部楼层
先顶,后下:)
发表于 2009-5-20 20:24:11 | 显示全部楼层
先顶,后下:)
发表于 2009-5-20 23:05:42 | 显示全部楼层
好东西,支持
发表于 2009-5-21 22:00:40 | 显示全部楼层
好东西啊,看看先
发表于 2009-5-22 13:32:23 | 显示全部楼层
very good
i like it
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