请教 8051+模拟 cadence 数模混合仿真问题

rcyang

各位好，最近在做 8051+模拟ic 数模混合，用cadence 数模混合仿真平台，将8051各个模块的verilong代码都做成functional，但是有报错。
我定义了参数表并include了`include "./mcu_package.inc"

mcu_package.inc参数表里面部分内容：
// cycle definitions:
`define c1 2'b00
`define c2 2'b01
`define c3 2'b10
`define c4 2'b11


代码里面部分内容：
case (bus_seq )

          //------------------
          // instruction read:
          //------------------
          `instr_rd_seq :
          begin
            case (cycle )
              `c1 : begin
                      if (ext_rom_access == 1)
                      begin
                        p0_mem_reg_n   <= 1;
// p0 output is address
                        p0_addr_data_n <= 1;
                        p2_mem_reg_n   <= 1;
// for whole sequence
                        ale_pos        <= 0;
// start ale cycle
                      end
                      else



但是很多`C1之类的报错：
ncvlog: *E,NOTSTT (/home/user2/8051/rtl/8051/mcu_biu/functional/verilog.v,414|20): expecting a statement [9(IEEE)].
(`define macro: rd_rom_seq [/home/user2/8051/rtl/8051/mcu_biu/functional/verilog.v line 145], file: /home/user2/8051/rtl/8051/mcu_biu/functional/verilog.v line 414)
              `c1 : begin


应该是定义的参数没有正常识别，向大家请教，是cadence verilong不支持inlude 参数表？还是其他问题？如何修改？

phononwang

thank you

ARESSZH

good !

phononwang

thanks

cxl666

回复 1# rcyang

最好按照ASM configure流程操作，可以及时查看是否符合verilog 语法及其他错误信息。

XH1

不懂，不过记住了

ralphtwtw

感謝大大無私分享 ~!!

gao-995

遇到了同样的问题，应该是rtl代码的define，没有导入到cadence中，楼主解决了这个问题了吗？

loopgain

有文件缺失？

gao-995

loopgain 发表于 2020-12-26 14:54
有文件缺失？

如果是单纯的`define文件，没有module，完全无法导入；
如果是正常文件，module前面有`define，则module里面的内容正常导入，但是`define导入不到cadence中