FPGA工程师

jebin

岗位职责：
1．FPGA电路设计，仿真和调试，以及相关的硬件调试。
2．FPGA的主要应用领域：数字IC验证，各种接口电路设计，及其它功能模块。



任职要求：

1．通信、电子相关专业本科及以上学历，一年以上集成电路或FPGA相关工作经验；
2．熟练使用verilog语言、FPGA相关软件工具。
3．善于钻研和交流，有团队合作精神。
4．优先考虑：有高速大规模FPGA使用经验，熟悉UVM/VMM/OVM验证方法学，有数字IC设计经验。
5. 工作过程中条件满足的可以申请数字集成电路设计岗位。

公司名称：深圳市爱协生科技有限公司
[size=1em]工作地址：深圳市宝安74区怡园路5173号润丰源大厦B栋三楼310、311
联系方式：0755-27677799  （石小姐）

简历至，  aixiesheng_rd@126.com

lovegiving

回复 1# jebin

（对于XilinxFPGA而言）在同一个系统中，VHDL与Verilog可以进行混合编程，可以使用VHDL调用/例化Verilog，也可以使用Verilog调用/例化VHDL。因此VHDL与Verilog对于FPGA设计实现来讲，是统一的。学习任何一门语言即可，只要学得好就行。我个人认为，Verilog与VHDL相比，除了语法简单、代码短小外就没有什么优势了，而vhdl语法就比较严格了，代码显得有些冗长，但是ISE 可以自动生成Verilog/VHDL模板，调用/例化非常简单。

jebin

回复 2# lovegiving


可以讨论，对这份工作有兴趣么？

lovegiving

回复 3# jebin

您好：


我是空军工程大学电子与通信工程专业一名硕士研究生（2016届应届毕业生），很高兴看到贵公司的招聘信息，
我这边主要是做通信系统或者说是做软件无线电接收机（GPS/北斗接收机 基带信号处理），以及与其相关算法的设计、论证、FPGA实现等。包括调制解调、数字混频（DDC/DUC）、数字滤波、算法实现、以及一些简单的编解码，使用的开发平台是Xilinx ISE Design Suite 14.4，MATLAB做辅助开发设计和测试验证。但是目前我在turbo、LDPC码FEC（前向纠错）方面仍无法取得突破。我想问的是贵公司是自己做原型产品研发，还是购买别人的产品来改进、优化。收到请回复。谢谢！张博。

jebin

回复 4# lovegiving

张同学，您好！
    感谢您的关注，可以看出您对数字设计还是下了一定功夫的。
    我们做LCD和LED控制相关，主要是原型产品开发，公司有部分IP可以利用。有兴趣可以发份简历到我们邮箱，私聊。

lovegiving

回复 5# jebin
您好：对不起，方向不对口，祝愿贵公司越来越好。谢谢。lovegiving。
我这边目前主要做通信系统或者说是做软件无线电接收机（GPS/北斗接收机 基带信号处理），以及与其相关算法的设计、论证、FPGA实现等

jebin

回复 6# lovegiving

  理解，谢谢！ 祝工作顺利。

luyaker

回复 2# lovegiving


   二楼你讨论这个干啥？顺便说一句，目前在HDL语言里verilog已经占据压倒性优势。据说verilog的仿真速度比VHDL快几倍，而且systemverilog向下兼容verilog，学习verilog是学习systemverilog的基础，从verilog过渡到systemverilog也更平滑。众所周知systemverilog在验证方面因为其诸多优势而占据绝对主流，设计验证不分家，大家还是学习verilog吧。

lovegiving

lovegiving

回复 8# luyaker

您好：

目前FPGA编程的语言有VHDL,verilog,system verilog,systemC,impluseC，其中本人比较熟悉的是VHDL，在同一个系统中使用VHDL可以调用例化verilog模块，也可以采用verilog调用例化VHDL模块，在同一个系统中可以实现VHDL与verilog完美无缝对接。因此，觉得二者对于CPLD/FPGA设计实现是统一的，在IC领域90%的公司采用verilog进行设计，你可以根据需要选择你擅长的语言，祝工作顺利！Lovegiving

随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL及System Verilog。 VHDL发展的较早，语法严格；而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由；System Verilog可以看做是Verilog HDL的升级版本，她更接近C语言且支持多维数组。 VHDL和Verilog HDL两者相比，VHDL的书写规则和语法要求很严格，比如不同的数据类型之间不容许相互赋值而需要转换，初学者写的不规范代码一般编译会报错；而 Verilog则比较灵活，而灵活在某些时候综合的结果可能不是程序员想要的结果。90年代后期，一个叫Co-Design的公司尝试扩展Verilog，增强其更高抽象级别的描述能力和用于的验证能力，这一工作产生了我们现在看到的SystemVerilog

System Verilog由于资料不是很多，目前懂得人较少。 虽然SystemVerilog提供了更高级别的抽象层次描述能力，但是目前的综合工具仍然不能支持其简单和直接的实现，还是需要人工逐级细化到RTL级别才能交给综合工具。只有ESL工具的进一步演化才能解决高层次抽象级别描述的可综合问题，而不是SystemVerilog。SystemVerilog是这一过程中可选的一种描述语言。