clock buffer设计疑惑

malesky · 发表于 2010-3-3 11:14:37

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最近在做一个流水线AD，涉及两相不交叠时钟电路，时钟驱动不同的负载需要时钟缓冲电路，看了两篇论文，仍然比较困惑，不知道怎么设计，那位有具体的电路，望高人指点。

谢谢

yxx19852001 · 发表于 2010-3-3 11:23:27

来看看，向高手学习！

tulipbear97 · 发表于 2010-3-3 13:58:57

一个SR-latch 中加几个delay，再将input一边正，一边反相即可

sjxu007 · 发表于 2010-3-3 13:59:53

不懂。路过。

malesky · 发表于 2010-3-8 10:08:09

三楼说的应该是不交叠时钟产生电路吧，我是问时钟电路后面的clock BUFFER

寂寞的歌 · 发表于 2010-3-8 12:21:01

既然有了非交叠时钟信号，那缓冲电路就简单了。你只需要确定后级电路中的电流就可以直接设计W/L了，当然如果电流较大，可以分为多级缓冲，两级电路之间的比例相等

akon · 发表于 2010-3-10 22:17:34

想知道楼主之前参考了哪两篇文献？

twfly · 发表于 2010-3-15 22:33:59

用单端时钟输入，然后用2个XOR们，两个的输出可以实现互补的结构，不过精度不能和搞精度比哈，一般误差在不大于50ps内

use45256 · 发表于 2010-10-20 21:10:11

gooooooooooooooooooooooooooooooood

jqlong · 发表于 2010-10-21 09:50:06

根据负载不同，考虑选择大小不同buffer，最好抽出一部分电路模拟仿真，如果可以插dummy使负载一样，那就不用考虑太多其他因素

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