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分享 ICC基础
yuanpin318 2019-7-3 00:04
1. 基本介绍 1.1 data setup: 为design plan创建基本设计单元 a. 载入必须的综合的数据: logic library, 约束, 门级网表 b. 载入必须的physical design数据: physical library, technology file, RC寄生参数模型文件 ...
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分享 Soc芯片debug 经验<3>
lv123362 2019-6-30 16:03
声明,本文原创,不得转载。 在介绍 bug之前,继续讲解一下在在wave中debug中经常用到的小技巧。 1,标亮 Wave中的信号 选中 Wave中的信号(左键点击一下),按下字母c,打开“Change Color”对话框。选择想要的颜色。 2,Bus Operations 右键点击信号,选择Bus Operations,可以看到很多Bus ...
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分享 异步时钟域
yuanpin318 2019-6-20 17:55
1. RTL的处理 a. 快时钟域到慢时钟域: double-clocking, metastable-hard寄存器 b. 慢时钟到快时钟域:使用handshaking c. dual-port ram 2. 每个clock domain都要创建一个时钟 3. 时钟域之间的timing path要disable,以防止 3.1 ...
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分享 版图笔记(1)
bearlin12 2019-6-19 09:21
版图笔记(1)
芯愿景导入电路 ①  在 Cadence 下: File → Export → EDIF 200... → Browe 选择文件 → Output File 改名 → OK 导出 edif , out 后叫经理导入到共享,再从共享拉到桌面。 ②  在 ChipAnalyzer 下: 文件 → 导出 EDIF 200 网表格式。 在 D/Chiplog ...
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分享 断言(SVA)的简单例子
lv123362 2019-6-7 21:40
声明,不得转载。 断言的英文是Assertion,就是对一些设计属性的推知。大型的硬件设计中会有各种各样的协议接口,这些协议都是时序的。这些协议接口定义中一般都会有include文件,这些include文件中包含了接口的断言描述,这些断言主要用于协议的时序检查。除了这种把断言语 ...
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分享 Soc芯片debug经验<1>
lv123362 2019-6-7 21:26
声明,不得转载。 在soc芯片验证中,往往新的项目会迭代于之前的项目,但是会有稍许的变化。在项目的开始, 首先会review testplan。testplan中包含基本原理,数据通路方向,以及要测feature,有哪些case,每个case的激励以及要check的点是什么。其中就有一些从之前项目拿过 ...
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分享 verification basic
yuanpin318 2019-5-27 23:33
1. Directed Verification - Random Verification 1.1 Directed Verification testcase生成stimulus, Env把stimulus发送给DUT, 并收集DUT的response并检测; directed verification 也会使用一定的randomization(通常针对data) 每个t ...
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分享 randomize(null)用作checker的例子
yuanpin318 2019-5-27 21:45
class Eth_rx ; rand integer Pkt_len ; rand integer Var ; constraint var_c { Var 1518 ; Var 64 ;} endclass program Eth_25 ; Eth_rx rx = new (); initial begin rx . Pkt_len = 32 ; rx . Var ...
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分享 硬件开发者之路之——深度聊聊MOS管
ICNO.1 2019-5-18 17:29
MOS 管作为半导体领域最基础的器件之一,无论是在 IC 设计里,还是板级电路应用上, 都十分广泛。目前尤其在大功率半导体领域,各种结构的 MOS 管更是发挥着不可替代的作 用。作为一个基础器件,往往集简单与复杂与一身,简单在于它的结构,复杂在于基于应用 的深入考量。因此,作为硬件开发者,想在 ...
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分享 后端中特殊测cell
shenteng 2019-5-16 19:34
后端中特殊的 cell : 1.filler cell :做完 route 后,需要在 core area 剩余的地方添加 filler cell ,来保证电源线和地线的连接,避免 DRC 问题。按照 type 的名字分类分为 FIL* , FILE* , FILEP* 。 FIL* cells 的内部是空的,没有特殊结构; FILE* cells 的内部 ...
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