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[资料] Timing designer

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发表于 2015-11-23 16:39:17 | 显示全部楼层 |阅读模式

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本帖最后由 kingyuan 于 2015-11-23 20:33 编辑

Timing designer   Timing designer是一个画时序图的工具,可以用于在逻辑设计初期,对关键路径进行时序设计,同时具有一定的时序验证功能,利于在设计初期发现问题,减少设计反复。

该工具不仅可以用于FPGA逻辑设计,还可以用于PCB的时序设计。  
时序设计过程中,可以进行接口级的时序分析。   
在最后的产品时序说明时,也可以使用该工具进行时序说明书的编制。   
Timing designer是基于工程管理的。

主要关注:  
画图:时钟、信号、总线、衍生时钟、衍生信号等。  
延时:各个信号之间的关系,有因果关系,比如延时,用于调整信号边沿的位置,重定位。  
约束:可以添加信号间的时序约束,如建立时间、保持时间、最大延时、最小延时、最小脉宽等。不重定位信号边沿,仅做时序分析。  
建模:对计数器、复位信号等的建模。  
目前,FPGA设计有专门的静态时序分析工具,在FPGA设计中,使用该工具只是做一个辅助的设计手段,主要在逻辑方案详细设计阶段,方便工程项目组内部交流的时序图,可以这么画。  在较复杂接口的设计时,比如PCI,可以通过该工具理清思路,指导HDL设计。 涉及到产品接口和说明时,辅助设计说明书。

[url=http://wenku.baidu.com/link?url= ... eYvLfHxNL8CGuHXIwfS]Timing designer[/url]

Timingdesigner_92.part1.rar

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Timingdesigner_92.part2.rar

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Timingdesigner_92.part3.rar

1.89 MB, 下载次数: 606, 下载积分: 资产 -2 信元, 下载支出 2 信元

Timing designer

发表于 2015-11-23 20:17:43 | 显示全部楼层
xuexila
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发表于 2015-11-24 10:55:11 | 显示全部楼层
Thank You.
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发表于 2015-11-24 12:08:27 | 显示全部楼层
mark一下~
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发表于 2015-12-11 09:36:51 | 显示全部楼层
看看看看
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发表于 2016-3-7 11:24:36 | 显示全部楼层
之前的license不能用了,这个有lisence吗?
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发表于 2016-3-7 12:17:53 | 显示全部楼层
thanks for sharing
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发表于 2016-4-22 14:45:48 | 显示全部楼层
谢谢分享~~~~~~~
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发表于 2016-7-13 13:56:17 | 显示全部楼层
謝謝分享好東西
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发表于 2016-7-16 23:12:19 | 显示全部楼层
好东西,谢谢分享
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