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[资料] DesignCon2015: 高通四层板实现2133Mbps DDR3

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发表于 2015-4-29 16:58:10 | 显示全部楼层 |阅读模式

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14_TH6Paper_OptimizationofPCBCapacitorsfor.pdf


Optimization of PCB Capacitors for Signal Integrity Performance in Mixed Reference Channels


Selman Ozbayat, Qualcomm Technology Inc.


Authors Biography


Selman Özbayat received the Bachelor’s degree in electrical and electronics engineering from Bilkent University, Ankara, Turkey, in 2008, and the Ph.D. degree in electrical and computer engineering from the University of Massachusetts (UMass), Amherst, MA, USA, in 2013. From September 2008 to June 2013. His research was focused on far-range wave propagation problems. Selman joined Qualcomm Technologies Inc., San Diego, CA, USA, in 2013, where he is currently a senior hardware engineer specializing in power and signal integrity. His recent interests include correlation and optimization of high-speed IO interfaces in printed circuit boards.


高通和CST 合作的论文,少见的上升到理论层面的低成本PCB设计(4层板实现2133Mbps PCDDR3) 案例,真的讲明白了。


背景介绍部分, 提到一般电子产品中PCB
成本占整个BOM
成本的 10%左右(其实高端的线卡,该比例可以上升到30%,另外两个大头分别是光模块和芯片), 而层数是降低PCB
成本的关键。 通常低成本产品会要求采用4层甚至2层 PCB。


以4层板为例, 一般是S-G-P-S层叠, 第4层的信号必然要参考电源层, 如果信号从第1层换到第4层,还要面临参考平面切换的问题。回流电流需要通过去耦电容或者电源地平面电容到达另外一个参考平面(实际中, 平面电容的作用有限,主要通过去耦电容, 比如1.6mm厚度单板, 考虑阻抗控制 , P/G 平面间距>30mil, 平面电容是pF级),所以在混合参考平面情况, 去耦或旁路电容对信号完整性影响的研究也成为近年的热点,参考论文[1,3-5]。


本文主要解决四个问题:a) 混合参考平面通道的物理原理,b)模型参数抽取和仿真,c)仿真测试对比,d)PCDDR3瞬态仿真,包含不同旁路电容组合条件。


PCDDR3 速率2133Mbps。


简单介绍最简单的一根传输线跨两个参考平面,平面使用缝合电容(Stiching Caps)连接,下图是不同容值下S21 曲线的对比,容值越大,损耗越小。



                               
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扩展到更接近实际层叠的情况, 仿真四层板情况下,传输线从第1层换到第4层,同时在换层过孔处增加旁路电容,如下图:



                               
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理论上说,增加电源地平面的耦合还可以通过换用更高介电常数的板材,减少电源地平面对间距来实现, 但这两点在低成本设计中都不可行。


去耦电容位置和容值的影响


改变电容与换层过孔的距离(100nF电容),S21仿真结果如下:



                               
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基本上是越近越好,但S21要在1GHz上才能看出区别


固定距离为90mil,改变容值,重新仿真结如下:



                               
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随着容值增加,谐振点往低频移动,且谐振峰值减小,到100nF时,基本看不到了。


这也从SI的角度说明, 旁路/去耦电容尽量选>100nF的电容,不要认为速率越高,去耦电容就应该选容值,从电源完整性角度考虑,同封装尽量用大容值,小于10nF电容效果还不如1uF,后面附录会专门解释


对于这个谐振现象, 作者也专门另外仿真进行分析,认为谐振是由电容本身和其电源地环路电感引起,和传输线参考电源平面长度及电容到过孔距离无关。



                               
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从上面分析可以看出,电容位置和容值对信号完整性都有帮助,但到一定值以后,改善就很有限(距离150mil,容值100nF)。不过要注意前面提到的谐振对PI的影响。


去耦电容对串扰的影响


研究两种简化情况,一个是两个单端信号换层,共用一个去耦电容,另外一个是两个单端信号换层,各有一个去耦电容,两种情况电容容值都相同,如下图示:



                               
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对于共用电容情况,远端串扰,如下图,大容值去耦电容可以减少串扰值,原因是大容值谐振点会向低频移动。



                               
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对于两个电容的情况,仿真结果类似,也是大容值串扰更小。


第二种情况对应的电流分布图如下:



                               
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(本文主要关注DDR 接口,信号都是同向传输,所以一般不考虑近端串扰,但也有潜在的前提条件:默认不同类型信号,比如地址和数据信号,串扰足够小,布线最好在不同层,否则这时候需要考虑近端串扰)


层叠,布线策略


本文的实例,4层板实现2133Mbps PCDDR3接口。


对于地址控制信号,考虑Fly-by
拓扑,基本不可能在一层完成布线,主要原因是Stub
过长
导致的反射, 过密布线导致的串扰问题(共用回流路径导致串扰),严重影响信号质量。解决办法是讲一部分信号移到第4层或者第3层,以减少串扰和Stub 反射影响。


对于数据信号 ,因为是点对点拓扑,本例DQ共有两个通道,每个通道4个字节,32bit宽度。 DRAM 为x16器件(共4个DRAM 颗粒?),其中两个字节布线在第1层,另外两个字节在第4层。


实际第3层也可以走部分数据信号,这样电源分割会很困难,需要仿真分析的情况也更复杂,所以在这个例子里没有这样做。


从前面的讨论可知,电容的作用要从SI
和PI
两个方面分析,从PI角度考虑,,希望电容尽可能的靠近控制器和DRAM
颗粒的电源管脚,以减少环路电感和装配电感,基于我们之前的分析, 这个需求对SI
也是适用的。要求就是信号换层过孔尽量靠近控制器和DRAM侧。


下图是部分数据线布线:



                               
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该图也高亮显示了相关的去耦电容,总共12个, 其中控制器端7个,DRAM 端5个。


SI 模型提取


考虑非理想回流路径影响,建议采用2.5D+3D 混合求解器提取参数,不建议使用2.5D 工具。


12 个电容用端口代替,方便后续仿真对比不同容值影响。


采用pin grouping 方式模拟信号和电源平面的耦合机制。一个电源管脚组在控制器端,另外一个电源管脚组在DRAM
端。然后在电源管脚组和地之间再设一个集总端口,以提取PDN
S参数。


仿真结果如下, 图b
包括 对2.5D 混合求解器的对比。



                               
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图16证明2.5D 混合求解器精度足够:



                               
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SI 仿真方法


简化框图如下:



                               
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因为很难获取DRAM
器件的SPICE
模型,所以作者放弃的了晶体管级的仿真,而采用包含电源地平面效应的通道模型+IBIS
模型的仿真方式,所以提取通道模型的时候, 要把电源地网络,以及去耦电容都包含,同时PDN
控制器和DRAM
die侧用DC电压源
短接,这里也可以用on die 去耦电容代替,但在本仿真中没有必要,因为我们主要关注的是板级回流路径
的影响。


SI 仿真结果:



                               
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图a
眼宽和眼高都随去耦电容数量增加而改善,主要原因是串扰改善(共用回流路径); 同时读数据裕量小于写数据, 估计主要原因是因为控制器封装通常要比DRAM
层数多。


图b
同组DQ
和DQS
间skew
也随电容增加而改善。但在这里写skew
比读skew
要大(~35ps vs 10ps), 原因不清楚,作者认为是控制器与DRAM
封装不同原因(难道是封装大, skew 更大?); 好消息就是电容到8个以上, 写skew
也变得很小了。


还有一个有趣的现象是 ,两图中读和写曲线的变化趋势都一致。


电容应该在控制器和DRAM
端都加效果最佳。


控制器端5个电容是临界点,后面再增加电容,对裕量改善幅度开始降低。


优化电容数量


算法:



                               
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有点复杂,先跳过。


根据该公式可以计算每个电容的影响,如下图:



                               
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根据这张图可以对板上电容数量进行优化, 使用最少电容达到最佳效果。


但没看明白为什么影响相近的电容选择一个即可。


测试验证


这里的测试方案设计很有参考意义。


开始板上12个电容全焊上, 然后每次去掉一个电容,测试结果和上一次对比。


测试端口设置如下:



                               
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测试配置:


The Vector Network Analyzer (VNA) used to take measurements is Agilent’s PNA N5225A series. The frequency band is 10 MHz – 10 GHz, with linear sweep of 3 MHz steps. For convenience with the 4-port calibration, Agilent’s electronic calibration module (Model: N4433A) is used. Therefore, the reference planes after calibration are defined at the coaxial cable ends. However high-precision micro-probes with signal-to-ground pitch of 1 mm are used for landing on the actual board on the MC and DRAM sides. The probes’ effects are de-embedded after the measurements.


测试结果:



                               
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验证研究:


TDR 测试发现DQ23有奇怪的阻抗突变,作者也不清楚原因,猜测可能是PCB 加工引起的。



                               
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串扰仿真和测试吻合::



                               
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总结:


4层板实现2133Mbps DDR3 的关键:

  • 电容布局对SI
    和PI
    都很关键,本文中电容都放在器件管脚处,这种情况下, SI 性能对电容位置不太敏感。

  • 如果可能,特别注意非器件区域
    的换层过孔,因为这里很少放电容。

  • 增加电容不会负面影响性能的时候, 密集放置的电容不如均匀分布电容效果好。

  • 4层板, 一个字节数据线布在底层情况, 控制器和DRAM 端至少各放3个电容。

14_TH6Paper_OptimizationofPCBCapacitorsfor.pdf

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发表于 2015-5-15 11:22:12 | 显示全部楼层
感謝分享~~
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发表于 2015-5-15 15:39:35 | 显示全部楼层
好牛逼的所
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发表于 2015-5-16 23:21:30 | 显示全部楼层
非常感谢提供!
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发表于 2015-9-8 15:07:00 | 显示全部楼层
比较好,对PCB设计者有帮助。
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发表于 2015-9-17 13:46:46 | 显示全部楼层
Thank you very much!!!
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发表于 2015-9-17 20:33:38 | 显示全部楼层
回复 1# liewluping
Thanks a lot.
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发表于 2015-9-25 00:04:58 | 显示全部楼层
真牛啊!!!!
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发表于 2015-10-13 21:13:01 | 显示全部楼层
现在正在做一个数据采集的项目,正需要这些资料。
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发表于 2015-10-15 09:34:54 | 显示全部楼层
感谢分享,牛!
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