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查看: 3701|回复: 12

[求助] 求助atpg simultion 问题

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发表于 2010-7-6 22:43:23 | 显示全部楼层 |阅读模式

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请教DFT高手,在做atpg仿正的过程中遇到了这样的error, "exp = 1, got = x",
不这样的问题如何解决,我用的synopsys的tetramax, 有什么样的方法可以解决这样的问题
望高手不吝指教,非常感谢!!!
发表于 2010-7-7 09:45:48 | 显示全部楼层
要看你做的是什么仿真了 post syn 还是post layout 前者一般需要 zero_delay+ notiming check 后者需要完整的通过pt检查的sdf文件配合仿真
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 楼主| 发表于 2010-7-7 16:03:37 | 显示全部楼层
谢谢楼上的回复,我做的是post layout之后的post simulation,加入了sdf,pt也没有timing violation,但是仿真的时候总是出got =x的问题,不知道是什么原因造成的,如果先去掉timing的因素,不知道还有没有其他什么原因会造成这样的问题呢?有没有可能是memory造成的呢?但我现在把所有的memory都设置成了black box!期待高手帮忙~~~~~
还有就是做tetramax DRC的时候有R11,R14,R15这样的violation, scan chain用的是DFTMAX的compression mode,不知道这样的violation在tetramax里头有没有什么方法可以把它解决掉,coverage可以不考虑,这样能解决问题就行!
simulation的问题在basic scan mode 和 compression scan mode,都有got =x 的问题!
大牛快来救救小弟啊!!!!
谢谢
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发表于 2010-7-10 13:48:02 | 显示全部楼层
你的设计会不会不是full scan的架构? 导致里面有些时序单元没有正确初始化? 对于有memory的设计,你可以建一个tetramax兼容的memory的model,因为memory周围的逻辑都处于memory的shaow范围,直接black box掉memory这部分逻辑就不可控了,或者不可观测,所以你要建一个适合tetramax的memory model,或者插入可控可观测点。然后要确保partial scan的部分正确初始化。
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发表于 2010-9-13 19:41:31 | 显示全部楼层
同问啊
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发表于 2010-12-10 06:13:52 | 显示全部楼层
先查查vcs的setting,要正确的define。
可以dump波形看为什么是x
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发表于 2010-12-16 23:24:03 | 显示全部楼层
在前仿完全通过的前提下,如果是大片pattern出现x态,那有可能是你的clock有问题。你可以通过使用-nonotify来验证是否是clock出了问题,如果不是,那就是你的pt timing并不是真的完全clean了,可能存在AC timing问题
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发表于 2011-9-26 15:26:54 | 显示全部楼层
可能是初始化有问题,导致某些不再scan-chain上的寄存器输出为X,经传播使scan寄存器在capture时出错。
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发表于 2012-2-2 20:53:20 | 显示全部楼层
回复 1# gentlegnat


   你好,我在ATPG仿真方面遇到些问题,首先读不懂 tetramax 产生的 .v文件,在其中test_se是如何变化的, 虽然波形中看到了test_se的变化,但是它的变化感觉和之前的认识偏差较大,高电平没有保持到一个扫描链全部被移位重置前就变为低电平了。很是不解。
项目在即,请指导,多谢!
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发表于 2018-5-5 20:35:57 | 显示全部楼层
回复 9# haier822


   你好,请问问题解决了吗,我们最近在实验的时候也出现了这个问题,但是我们不需要消除mismatch,只需要got的值不是X就可以,请问您知道应该如何做吗
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