在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[讨论] 悲剧! MicroSemi/Actel的Golden License收费了  ...2 lab216 2017-5-17 105625 Johnny_Cheng 2020-10-11 14:02
[讨论] eco过程中添加的器件的pg pin需要处理吗 xiuxing056 2020-9-24 31410 文锋若风 2020-10-10 19:46
[讨论] verilog use $random, why random seed be force changed? attach_img luoyanghero 2020-10-3 11478 luoyanghero 2020-10-5 10:05
[讨论] [经验] FPGA原型验证的技术进阶之路 新人帖 attach_img Emelee 2020-8-21 22696 xiaoxiao123456 2020-9-21 19:18
[讨论] 5. synplify综合错误:Port ‘m_clk’ on Chip drives PAD loads and non PAD loads xdylang 2012-11-13 54253 helimpopo 2020-9-16 16:46
[讨论] 有符号数运算 新人帖 extri 2020-9-3 11795 zzj0329 2020-9-4 15:53
[讨论] 求大神指导数字芯片的应用领域!!!! 春虫虫 2020-9-3 02062 春虫虫 2020-9-3 14:42
[讨论] 10万火急!ISE综合后的仿真!  ...2 huanguestc002 2011-4-28 119876 liyu266 2020-9-1 16:54
[讨论] 我的五级流水线在读取指令的时候不执行if else 的跳转 新人帖 lllluo 2020-6-29 21520 被选召的孩子 2020-9-1 16:04
[讨论] wire类型和logic类型的区别 IC.Michael 2020-8-27 12179 hanyusky10 2020-8-28 08:47
[讨论] 数字设计如何进阶 新人帖 baronbo 2019-4-23 82517 eric1810 2020-8-23 23:17
[讨论] ASIC跟SOC有 什么不一样呢 lalala. 2019-6-8 63512 sgt 2020-8-16 19:56
[讨论] Verilog PLI是做什么用的? bu2zhouzhu 2014-5-1 53233 sgt 2020-8-16 16:35
悬赏 [讨论] vcs2016编译不成功 - [悬赏 100 信元资产] luoyanghero 2020-5-18 62359 luoyanghero 2020-8-13 23:23
[讨论] 弹性缓冲 attach_img user123random 2020-8-13 01548 user123random 2020-8-13 00:35
[讨论] altera nios ii挂载自己的i2c IP attachment  ...234 ppxing123 2015-1-22 3110672 liming_nefu 2020-8-11 13:59
[讨论] MCU总线结构中关于cache的问题 attach_img  ...2 mysoul 2020-7-15 144236 mysoul 2020-7-23 10:50
[讨论] 关于SGMII接口实现千兆以太网 西南山谷 2017-2-22 34600 BruceLone 2020-7-22 22:12
[讨论] a=!(b)与a=!(|b) 有什么区别, verilog  ...2 bandit 2010-4-2 147624 西南山谷 2020-7-20 15:41
[讨论] 一块FPGA可以同时工作在几个时钟频率下? kalelshey 2013-8-1 64390 nm2012 2020-7-13 01:08
[讨论] DC中这种时钟设计应该如何进行约束 attach_img SKILLER 2013-12-10 94359 liu675 2020-7-11 15:40
悬赏 [讨论] 8个8bit*8bit乘法器,消耗多少个DSP资源? - [悬赏 100 信元资产] zhanghui110 2020-7-5 43149 Jungolf 2020-7-9 11:53
[讨论] IC 设计期刊 494693243 2020-2-19 62783 失忆x 2020-7-7 17:51
[讨论] fpga中怎么实现两个inout脚直连 iyaowu 2010-8-13 57067 gatusokaka 2020-7-6 20:22
[讨论] 请教各位大拿一个问题,欢迎讨论 id1563662788 2020-6-22 31709 goco 2020-6-22 18:28
[讨论] 某公司招聘FPGA设计工程师,部分笔试题 Willa.Wei 2020-6-12 21445 Willa.Wei 2020-6-15 17:12
[讨论] ModelsimSE & debussy FPGA仿真 浪海 2020-6-9 01610 浪海 2020-6-9 10:18
[讨论] XDC 高级IO 约束的疑问 attach_img 494693243 2020-5-22 11391 494693243 2020-5-26 16:59
[讨论] 有没有哪位大神给点关于 温度计码转 二进制码 的一些建议啊~~  ...2 hysterialee 2012-6-8 1113938 petit_citron 2020-5-18 19:26
[讨论] 这些常用IC设计网站,有哪些你熟悉的 chendiyi 2020-5-15 01637 chendiyi 2020-5-15 14:01
[讨论] Verilog的赋值有什么用处,见下图 阳光夏向日葵 2019-11-26 31665 mabin99 2020-5-14 10:44
[讨论] 有关硕士研究生教学的一些思考 jude99 2020-5-2 22298 jude99 2020-5-13 09:44
[讨论] 如何提高ASIC 设计能力 494693243 2020-4-23 21734 494693243 2020-5-9 16:37
[讨论] 关于贴"PCIE x4 Gen2 高速数据传输, 包括所有源代码,驱动和PC端程序"  ...2 xfreestar 2016-7-24 135355 jackhb007 2020-5-1 17:27
[讨论] 大家认为一个合格的前端设计应该具备什么样子的能力 风释怀 2020-4-20 102018 awangsong2012 2020-4-27 23:21
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /3 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-18 14:15 , Processed in 0.022279 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块