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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 27 |主题: 30076|排名: 8 

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[求助] verilog中if else和case语句有什么区别? attachment  ...23456..7 MohanGrace 2013-4-26 6343536 yasimi 2023-10-26 09:34
[求助] 异步时钟域,快向慢用什么方法?慢向快? attach_img  ...23456..7 ll72427 2012-8-31 6937609 justshuashua 2021-4-21 16:11
[求助] modelsim中# Error loading design如何查看出错原因 obgnahs 2012-6-21 836597 seth781500 2015-7-31 17:49
[求助] 求教DEMOS和LDMOS的工作原理 attachment  ...23456 seuzhangrui 2013-9-1 5135939 神采-飞扬 2024-4-2 18:15
[求助] 求教:XILINX:DDR3 IPCORE--MIG attach_img  ...23456..7 曾经擦肩 2012-3-13 6335253 ControllerA 2017-5-6 17:34
[求助] 求助,linux下modelsim license的问题  ...23456..7 terrylizi 2010-1-23 6935224 bahramrn 2023-11-7 00:34
[求助] verilog的always块内多个if else语句执行顺序问题  ...23 flyamo 2013-4-15 2133954 Dontcare 2019-9-10 09:42
[求助] FPGA+外部PHY+SFP光口问题 attach_img  ...23456..7 saigu 2015-7-15 6832146 seupenn 2023-5-10 17:11
[求助] 急求verilog编译错误” declaring global objects is a SystemVerilog feature“  ...23 inet2012 2011-12-1 2032080 hahalucky 2015-3-25 16:40
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