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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 10 |主题: 30071|排名: 12 

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[解决] 在RHEL5.4上安装成功Design Compiler 200809 现在给大家分享下 attachment agree  ...23456..11 wadezhu 2010-5-2 10733087 mnp55 2019-7-18 21:44
[解决] 基于FPGA高精度TDC设计 attachment digest  ...23456..7 coyoo 2013-2-18 6439721 霍格沃兹 2022-5-9 16:40
[解决] 突然发现assign用的好少  ...234 ruiruio4 2009-12-15 359697 bornforhappy 2010-12-13 16:59
[解决] ISE14.3License破解步骤以及解决Win8不兼容的问题 attachment  ...23 xiaoyuer598 2014-4-4 2911707 zhang9yeah 2020-2-19 01:24
[解决] 求DW_axi_gm pdf文档资料 attachment  ...23 classfor 2020-10-22 225765 goodluckming 2024-3-21 17:42
[解决] 解决ModelSim显示中文乱码  ...2 wushihai 2010-7-3 1812355 雷达信号处理 2016-7-13 20:55
[解决] linux 下安装modelsim license error问题 attach_img  ...2 A_B_C_D_1 2012-11-22 186948 孙田雨 2016-5-31 15:33
[解决] 布图布线前 pt生成的sdf文件无法正确sign_off的问题 attach_img  ...2 flyingsheep 2013-4-1 179517 ningyuan198 2016-12-16 09:59
[解决] 解决VCS 2016.03仿真Stack trace follows attachment  ...2 Jerry张 2018-1-5 1612430 quifei 2022-7-4 18:09
[解决] 用过MAX7450的进来帮帮忙啊 attach_img  ...2 HMyuan 2010-3-1 153737 liukun 2010-3-8 13:46
[解决] 同步多时钟综合问题  ...2 eda—wdy 2015-9-30 154781 Andy126 2018-12-24 14:01
[解决] 【菜鸟提问】Verilog头文件没有效果 attach_img  ...2 踟蹰的天 2021-11-23 153608 踟蹰的天 2021-11-26 23:22
[解决] 循环路径的时序约束 attach_img  ...2 flyingsheep 2013-3-27 145720 znn04006518 2013-12-24 17:02
[解决] 关于synopsys的scl 11.4在ubuntu10.04中的安装问题  ...2 daileyu 2013-6-3 146351 Traviss 2020-3-6 13:14
[解决] 时序反标问题  ...2 otogyg 2012-4-6 1315647 renfz 2017-11-16 10:39
[解决] synopsys安装心得 新人帖  ...2 zengyu2019 2019-12-12 137533 daiwei4287 2023-3-11 09:26
[解决] Verdi查看波形时,某些信号(比如FIFO的寄存器信号)加不进去?  ...2 华胥之国 2019-8-2 129698 xiaojia102003 2019-9-27 17:53
[解决] 项目外包:用FPGA实现DP接口转eDP接口 attachment  ...2 fzfh1219 2020-5-25 126053 潛龍勿用 2023-9-25 22:22
[解决] 关于 verilog中 for 的综合问题  ...2 apachee 2010-5-26 114965 zuidongting 2010-6-7 22:50
[解决] 非顶层模块端口能否添加物理管脚约束 attach_img  ...2 fengbohan1 2021-12-8 112790 fengbohan1 2021-12-9 22:14
[解决] 如何在vcs文件中产生.vcd格式的文件  ...2 wu_xiaolin_110 2010-10-25 1012354 Qrevlover 2024-2-27 15:04
[解决] linux菜鸟进来看。。历时n天终于装好了dc 200809。。高手莫笑 agree  ...2 pzchu 2011-4-26 104204 huatiantian 2011-5-28 18:16
[解决] pt lab “填坑” 说明  ...2 脚步足迹 2018-8-23 103582 akdrt 2023-6-20 15:08
[解决] Design Compiler 中RAM模型最终在工艺库中如何实现 haijiaoyouzi 2011-12-19 94511 hbyu 2013-5-1 17:57
[解决] 求IUS92通过verdi2009 如何导出fsdb文件???????——(问题以解决) 清水一杯 2012-11-7 911619 wlmwxm 2017-9-27 10:35
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[解决] 请问Verilog中的这个问题怎么处理?只能仿真不能综合. 冈崎君 2018-12-24 94006 iceinsky 2019-1-3 13:42
[解决] ISE中调用modelsim出现的问题 attach_img wjw576657631 2011-9-29 84182 金大吉 2013-5-28 14:04
[解决] 终于完成了 扒拉稀饭 2012-5-2 82814 扒拉稀饭 2015-11-6 12:57
[解决] 频率的问题 hhc789 2012-6-14 82710 dengtyu 2012-6-27 16:25
[解决] CIC滤波器谁做过啊 dreamings 2013-9-3 84213 wlliamwang 2015-5-15 21:40
[解决] FPGA配置时间请教 attach_img qd0090 2014-1-7 83351 icey09 2015-3-16 14:31
[解决] Place & route failed 雪中月影 2015-3-31 83520 eaglelsb 2015-4-2 14:40
[解决] RedHat rhel 6.7 firefox 启动不了。报错: /usr/lib64/libxul.so: undefined symbol: PL_SizeOfArenaPoolExcludingPool 新人帖 zjmcc 2020-4-30 85099 机智的学渣 2022-11-13 12:23
[解决] 求助ubuntu安装vsc、verdi attach_img chrispood 2022-9-6 81485 freemanhans 2022-9-7 17:38
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