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[求助] MIPI DPHY 的verilog 行为级模型设计(总线冲突的处理) wuzl423 2019-3-25 62741 jjm_997 2023-8-28 11:33
[求助] 如何将覆盖点中的仓对应情况的波形调出来查看呢? 木木lingle 2023-8-24 2368 Distent 2023-8-28 11:30
[解决] verdi可以对同一个fsdb文件,打开多个波形窗口来添加信号吗? attach_img uzljuljz 2023-8-24 3505 uzljuljz 2023-8-27 23:07
[解决] vcs的simv无法成功运行  ...2 randolpha 2021-2-6 157299 huaximilk 2023-8-27 12:37
[解决] UVM寄存器模型的后门访问路径设置 新人帖 chip_z 2020-8-22 95760 koss123 2023-8-24 21:37
[求助] Synopsys DDR4-PHY的training失败 新人帖 weigang_8099 2021-10-23 71816 Fireflyzt 2023-8-24 20:50
[原创] enentually 和 s_eventually编译报错 sccedi 2022-12-1 1808 litengmu64 2023-8-24 15:44
[求助] 问一个简单的工具操作问题,如何在verdi中添加多个“刻度辅助线” attach_img sages 2013-7-25 96510 sky啊哈 2023-8-24 14:27
[求助] 问大佬有做过DW apb I2C 模块的吗? 追乐人66 2022-3-16 21428 Guiyx 2023-8-23 17:52
[求助] 关于verdi加载单一信号慢的问题 tjz1127 2023-8-23 1339 tjz1127 2023-8-23 17:23
[求助] 关于USB Device PowerOn Reset oscillator_cn1 2023-3-24 2878 Xunuoo 2023-8-23 11:37
[原创] uvm一个广泛流传的错误例子 erwang 2022-12-23 71577 Xunuoo 2023-8-23 11:32
[求助] xmvlog: *E,NOTSTT : expecting a statement [9(IEEE)]. 杨玉权 2021-7-23 34571 milanotang 2023-8-22 11:38
[求助] calibre提取后仿真参数c+cc,其中有的net中间添加了noxref是什么意思?  ...2 luochunhua 2011-2-18 1213011 set 2023-8-22 09:38
[求助] top层为什么setcfg可以在run_test之前 zhuimeng2020 2023-8-21 2400 空白MAX 2023-8-21 18:37
[求助] irun中怎么禁止显示ASSERT/WARNING ic小新 2015-1-8 85000 IC闲人 2023-8-21 15:47
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[求助] 顶层连接DUT处import uvm pkg可以省去吗 zhuimeng2020 2023-8-10 4546 zhuimeng2020 2023-8-19 22:17
[求助] formality出现一些奇怪的cell 人生百态 2023-8-18 0308 人生百态 2023-8-18 16:20
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